FPGA Bluetooth serie GOWIN GW1NRF
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Historial de revisiones
| Fecha | Versión | Descripción |
| 11/12/2019 | 1.0E | Versión inicial publicada. |
Objetivo
Este manual contiene una introducción a la serie GW1NRF de
Productos Bluetooth FPGA junto con una definición de pines, lista de números de pines, distribución de pines y diagramas de paquetes.
Las últimas guías de usuario están disponibles en GOWINSEMI Websitio. Puede encontrar los documentos relacionados en www.gowinsemi.com:
- DS891, serie GW1NRF de productos Bluetooth FPGA Hoja de datos
- UG290, Guía del usuario de configuración y programación de productos Gowin FPGA
- UG893, serie GW1NRF de productos Bluetooth FPGA Paquete y distribución de pines
- Configuración de pines de UG892, GW1NRF-4B
Terminología y abreviaturas
La terminología y las abreviaturas utilizadas en este manual se muestran en la Tabla 1-1 a continuación.
Tabla 1-1 Abreviatura y terminología
| Terminología y abreviaturas | Nombre completo |
| FPGA | rayo de puerta programable |
| SORBO | Sistema en paquete |
| Entrada y salida de GP | E/S programable Gowin |
| QN48 | QFN48 |
| QN48E | QFN48E |
Soporte y retroalimentación
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Encimaview
La serie GW1NRF de productos FPGA son los productos de primera generación en la familia LittleBee® y representan una forma de SoC FPGA. La serie GW1NRF de productos FPGA integra un procesador de 32 bits y es compatible con la radio Bluetooth 5.0 Low Energy. Tienen abundantes unidades lógicas, IO, recursos B-SRAM y DSP incorporados, módulo de administración de energía y módulo de seguridad. La serie GW1NRF proporciona bajo consumo de energía, encendido instantáneo, bajo costo, no volátil, alta seguridad, varios paquetes y uso flexible.
Paquete sin PB
La serie GW1NRF de productos Bluetooth FPGA no contiene PB de acuerdo con las directivas medioambientales EU ROHS. Las sustancias utilizadas en la serie GW1NRF de productos Bluetooth FPGA cumplen totalmente con los estándares IPC-1752.
paquete, máx. Información de E/S del usuario y LVDS París
Tabla 2-1 Paquete, Máx. Información de E/S del usuario y LVDS París
| Paquete | Paso (mm) | Tamaño (mm) | GW1NRF-4B |
| QN48 | 0.4 | 6 x 6 | 25(4) |
| QN48E | 0.4 | 6 x 6 | 25(4) |
¡Nota!
- En este manual, se emplean abreviaturas para referirse a los tipos de paquetes. Consulte 1.3 Terminología y abreviaturas.
- Consulte la hoja de datos de productos FPGA Bluetooth de la serie GW1NRF para obtener más detalles.
- La jTAGSEL_N y JTAG los pines no se pueden usar como E/S simultáneamente. Los datos en esta tabla son cuando los cuatro J cargadosTAG los pines (TCK, TDI, TDO y TMS) se utilizan como E/S;
Pin de alimentación
Tabla 2-2 Otros pines en la serie GW1NRF
| CCV | VCCO0 | VCCO1 | VCCO2 |
| VCCO3 | VCCX | VSS |
Cantidad de pines
Cantidad de pines GW1NRF-4B
Tabla 2-3 Cantidad de pines GW1NRF-4BP
| espigas de Tipo | GW1NRF-4B | ||
| QN48 | QN48E | ||
|
E/S Extremo único / Par diferencial / LVDS1 |
BANCO0 | 9/4/0 | 9/4/0 |
| BANCO1 | 4/1/1 | 4/1/1 | |
| BANCO2 | 8/4/3 | 8/4/3 | |
| BANCO3 | 4/1/0 | 4/1/0 | |
| máx. E/S de usuario 2 | 25 | 25 | |
| Par diferencial | 10 | 10 | |
| Salida LVDS verdadera | 4 | 4 | |
| CCV | 2 | 2 | |
| VCCX | 1 | 1 | |
| VCCO0/VCCO33 | 1 | 1 | |
| VCCO1/VCCO23 | 1 | 1 | |
| VSS | 2 | 1 | |
| MODO0 | 0 | 0 | |
| MODO1 | 0 | 0 | |
| MODO2 | 0 | 0 | |
| JTAGSEL N | 1 | 1 | |
¡Nota!
- El número de E/S de un solo extremo/diferencial/LVDS incluye pines CLK y pines de descarga;
- La jTAGSEL_N y JTAG los pines no se pueden usar como E/S simultáneamente. Los datos en esta tabla son cuando los cuatro J cargadosTAG los pines (TCK, TDI, TDO y TMS) se utilizan como E/S; Cuando el modo [2:0] = 001, JTAGSEL_N y las cuatro JTAG Los pines (TCK, TDI, TDO y TMS) se pueden usar como GPIO simultáneamente, y Max. E/S de usuario más uno.
- Multiplexación de pines.
Definiciones de pines
La ubicación de los pines en la serie GW1NRF de productos Bluetooth FPGA varía según los diferentes paquetes. La Tabla 2-4 proporciona una descripción detalladaview de E/S de usuario, pines multifunción, pines dedicados y otros pines.
Tabla 2-4 Definición de los pines en la serie GW1NRF de productos Bluetooth FPGA
| Nombre del pin | E/S | Descripción |
| máx. E/S de usuario | ||
|
IO[Fin][Número de fila/columna][A/B] |
E/S |
[Fin] indica la ubicación del pin, incluyendo L (izquierda) R (derecha) B (abajo) y T (arriba) [Número de fila/columna] indica el número de fila/columna del pin. Si [Fin] es T (arriba) o B (abajo), el pin indica el número de columna de la CFU correspondiente. Si [Fin] es L (izquierda) o R (derecha), el pin indica el número de fila de la CFU correspondiente. [A/B] indica información del par de señales diferenciales. |
| Pines multifunción | ||
|
IO[Fin][Número de fila/columna][A/B]/MMM |
/MMM representa una o más de las otras funciones además de ser E/S de usuario de uso general. Estos pines se pueden usar como E/S de usuario cuando el
No se utilizan funciones. |
|
| RECONFIG_N | yo, débil interna
levantar |
Inicie el nuevo modo GowinCONFIG cuando el pulso sea bajo |
|
LISTO |
E/S |
El nivel alto indica que el dispositivo se puede programar y configurar actualmente
El nivel bajo indica que el dispositivo no se puede programar y configurar actualmente |
|
HECHO |
E/S |
El nivel alto indica programa y configuración exitosos
El nivel bajo indica que está incompleto o no se pudo programar y configurar |
|
FASTRD_N /D3 |
E/S |
En el modo MSPI, FASTRD_N se utiliza como puerto de velocidad de acceso Flash. Bajo indica modo de acceso Flash de alta velocidad; alto indica el modo de acceso Flash regular.
Puerto de datos D3 en modo CPU |
| MCLK/D4 | E/S | Salida de reloj MCLK en modo MSPI Puerto de datos D4 en modo CPU |
| MCS_N/D5 | E/S | Habilitar señal MCS_N en modo MSPI, activo-bajo
Puerto de datos D5 en modo CPU |
|
MI/D7 |
E/S |
MISO en modo MSPI: entrada de datos maestros/salida de datos esclavos
Puerto de datos D7 en modo CPU |
|
ME /D6 |
E/S |
MISO en modo MSPI: salida de datos maestros/entrada de datos esclavos
Puerto de datos D6 en modo CPU |
|
SSPI_CS_N/D0 |
E/S |
Habilitar señal SSPI_CS_N en modo SSPI, activo-bajo, pull up interno débil
Puerto de datos D0 en modo CPU |
| Entonces /D1 | E/S | MISO en modo MSPI: entrada de datos maestros/datos esclavos |
BANCO DE E/S Introducción
Hay cuatro bancos de E/S en la serie GW1NRF de productos FPGA. La distribución del BANCO de E/S de la serie GW1NRF de productos Bluetooth FPGA se muestra en la Figura 2-1.
Figura 2-1GW1NRF serie de productos Bluetooth FPGA Distribución del banco de E/S 
Este manual proporciona una descripción generalview de la distribución view de los pines en la serie GW1NRF de productos Bluetooth FPGA. Los cuatro bancos de E/S que forman la serie GW1NRF de productos Bluetooth FPGA están marcados con cuatro colores diferentes.
Se utilizan varios símbolos para la E/S del usuario, la alimentación y la tierra. Los diversos símbolos y colores utilizados para los distintos pines se definen de la siguiente manera:
” denota la E/S en BANK0. El color de relleno cambia con el BANCO;
” denota la E/S en BANK1. El color de relleno cambia con el BANCO;
” denota la E/S en BANK2. El color de relleno cambia con el BANCO;
” denota la E/S en BANK3. El color de relleno cambia con el BANCO;
” indica VCC, VCCX y VCCO. El color de relleno no cambia;
” denota VSS, el color de relleno no cambia;
” denota NC;
” denota BLE, el color de relleno no cambia.
View de distribución de pines
View de distribución de pines GW1NRF-4B
View de distribución de pines QN48
View de distribución de pines QN48E
Diagramas de paquetes
Esquema del paquete QN48 (6 mm x 6 mm) 
|
SÍMBOLO |
MILÍMETRO | ||
| MÍNIMO | NOM | MÁXIMO | |
| A | 0.75 | 0.85 | 0.85 |
| A1 | 0.02 | 0.05 | |
| b | 0.15 | 0.20 | 0.25 |
| c | 0.18 | 0.20 | 0.23 |
| D | 5.90 | 6.00 | 6.10 |
| D2 | 4.10 | 4.20 | 4.30 |
| e | 0.40 BSC | ||
| Ne | 4.40 BSC | ||
| Nd | 4.40 BSC | ||
| E | 5.90 | 6.00 | 6.10 |
| E2 | 4.10 | 4.20 | 4.30 |
| L | 0.35 | 0.40 | 0.45 |
| h | 0.30 | 0.35 | 0.40 |
| L/F载体尺寸
(MIL) |
177*177 | ||
Documentos / Recursos
 |
FPGA Bluetooth serie GOWIN GW1NRF [pdf] Guía del usuario UG893-1.0E, Serie GW1NRF, FPGA Bluetooth, FPGA Bluetooth Serie GW1NRF |
