Paquete y configuración de pines de productos FPGA Bluetooth de la serie GOWIN GW1NRF
Presupuesto
- Nombre del producto: Serie GW1NRF de productos FPGA Bluetooth
- Guía del usuario de paquetes y configuración de pines: UG893-1.0.1E
- Marca: Corporación de semiconductores Guangdong Gowin
- Marcas registradas: China, la Oficina de Patentes y Marcas de EE. UU. y otros países
acerca de esta guía
- Objetivo
Este manual proporciona una introducción a la serie GW1NRF de productos FPGA Bluetooth. Incluye información sobre los pines, números de pines, distribución de pines y diagramas de paquetes. - Documentos relacionados
Esta guía debe utilizarse junto con los siguientes documentos:- Términos y condiciones de venta de GOWINSEMI
Encimaview
- Serie GW1NRF de productos FPGA Bluetooth
La serie GW1NRF es una gama de productos FPGA Bluetooth desarrollados por Guangdong Gowin Semiconductor Corporation. Estos productos combinan la flexibilidad de la tecnología FPGA con la conectividad Bluetooth, lo que permite a los usuarios crear aplicaciones personalizadas habilitadas para Bluetooth.
View de distribución de pines
- View de distribución de pines GW1NRF-4B
El paquete GW1NRF-4B tiene una distribución de pines específica. Consulte la Tabla 2-4 en el Capítulo 2.5 para conocer la definición de cada pin. - View de distribución de pines QN48
El paquete QN48 tiene una distribución de pines específica. Consulte la Tabla 2-4 en el Capítulo 2.5 para conocer la definición de cada pin.- View de distribución de pines QN48E
El paquete QN48E tiene una distribución de pines específica. Consulte la Tabla 2-4 en el Capítulo 2.5 para conocer la definición de cada pin.
- View de distribución de pines QN48E
Diagramas de paquetes
- Esquema del paquete QN48 (6 mm x 6 mm)
El paquete QN48 tiene un contorno cuadrado que mide 6 mm x 6 mm. Contiene los pines necesarios para la serie GW1NRF de productos FPGA Bluetooth. - Esquema del paquete QN48E (6 mm x 6 mm)
El paquete QN48E tiene un contorno cuadrado que mide 6 mm x 6 mm. Contiene los pines necesarios para la serie GW1NRF de productos FPGA Bluetooth.
Preguntas frecuentes
- ¿Puedo reproducir o transmitir este documento sin el consentimiento previo por escrito de GOWINSEMI?
No, no puede reproducir ni transmitir este documento de ninguna forma ni por ningún medio sin el consentimiento previo por escrito de GOWINSEMI. - ¿GOWINSEMI es responsable de cualquier daño resultante del uso de sus materiales o propiedad intelectual?
No, GOWINSEMI no asume ninguna responsabilidad y no ofrece garantía por ningún daño sufrido por su hardware, software, datos o propiedad como resultado del uso de sus materiales o propiedad intelectual. - ¿GOWINSEMI puede realizar cambios a este documento sin previo aviso?
Sí, GOWINSEMI podrá realizar cambios a este documento en cualquier momento sin previo aviso. - ¿Dónde puedo encontrar la documentación actual y las erratas?
Cualquiera que confíe en esta documentación debe comunicarse con GOWINSEM para obtener la documentación actual y las erratas.
Guía del usuario de configuración de pines y paquete de productos FPGA Bluetooth de la serie GW1NRF
- UG893-1.0.1E, 12/15/2022
- Copyright © 2022 Guangdong Gowin Semiconductor Corporation. Reservados todos los derechos.
- GOWIN es la marca comercial de Guangdong Gowin Semiconductor Corporation y está registrada en China, la Oficina de Patentes y Marcas de EE. UU. y otros países. Todas las demás palabras y logotipos identificados como marcas comerciales o marcas de servicio son propiedad de sus respectivos propietarios. Ninguna parte de este documento puede reproducirse o transmitirse de ninguna forma ni por ningún medio, electrónico, mecánico, fotocopia, grabación o de otro modo, sin el consentimiento previo por escrito de GOWINSEMI.
Descargo de responsabilidad
GOWINSEMI no asume ninguna responsabilidad y no ofrece ninguna garantía (ya sea expresa o implícita) y no es responsable de ningún daño incurrido en su hardware, software, datos o propiedad como resultado del uso de los materiales o la propiedad intelectual, excepto como se describe en los Términos y condiciones de GOWINSEMI. de venta. GOWINSEMI puede realizar cambios en este documento en cualquier momento sin previo aviso. Cualquiera que confíe en esta documentación debe comunicarse con GOWINSEMI para obtener la documentación actual y las erratas.
Historial de revisiones
| Fecha | Versión | Descripción |
| 11/12/2019 | 1.0E | Versión inicial publicada. |
| 12/15/2022 | 1.0.1E |
|
acerca de esta guía
Objetivo
Este manual contiene una introducción a la serie GW1NRF de productos FPGA Bluetooth junto con una definición de los pines, una lista de números de pines, distribución de pines y diagramas de paquetes.
Documentos relacionados
Las últimas guías de usuario están disponibles en GOWINSEMI Websitio. Puede encontrar los documentos relacionados en www.gowinsemi.com :
- DS891, serie GW1NRF de productos Bluetooth FPGA Hoja de datos
- UG290, Guía del usuario de configuración y programación de productos Gowin FPGA
- UG893, serie GW1NRF de productos Bluetooth FPGA Paquete y distribución de pines
- Configuración de pines de UG892, GW1NRF-4B
Terminología y abreviaturas
La terminología y las abreviaturas utilizadas en este manual se muestran en la Tabla 1-1 a continuación.
Tabla 1-1 Abreviatura y terminología
| Terminología y abreviaturas | Nombre completo |
| FPGA | rayo de puerta programable |
| SORBO | Sistema en paquete |
| Entrada y salida de GP | E/S programable Gowin |
| QN48 | QFN48 |
| QN48E | QFN48E |
Soporte y retroalimentación
Gowin Semiconductor brinda a los clientes un soporte técnico completo. Si tiene alguna pregunta, comentario o sugerencia, no dude en contactarnos directamente de las siguientes maneras.
- Websitio: www.gowinsemi.com
- Correo electrónico: soporte@gowinsemi.com
Encimaview
La serie GW1NRF de productos FPGA son los productos de primera generación en la familia LittleBee® y representan una forma de SoC FPGA. La serie GW1NRF de productos FPGA integra un procesador de 32 bits y es compatible con la radio Bluetooth 5.0 Low Energy. Tienen abundantes unidades lógicas, IO, recursos B-SRAM y DSP incorporados, módulo de administración de energía y módulo de seguridad. La serie GW1NRF proporciona bajo consumo de energía, encendido instantáneo, bajo costo, no volátil, alta seguridad, varios paquetes y uso flexible.
Paquete sin PB
La serie GW1NRF de productos Bluetooth FPGA no contiene PB de acuerdo con las directivas medioambientales EU ROHS. Las sustancias utilizadas en la serie GW1NRF de productos Bluetooth FPGA cumplen totalmente con los estándares IPC-1752.
paquete, máx. Información de E/S del usuario y LVDS París
Tabla 2-1 Paquete, Máx. Información de E/S del usuario y LVDS París
| Paquete | Paso (mm) | Tamaño (mm) | GW1NRF-4B |
| QN48 | 0.4 | 6 x 6 | 25(4) |
| QN48E | 0.4 | 6 x 6 | 25(4) |
Nota
- En este manual, se emplean abreviaturas para referirse a los tipos de paquetes. Consulte 1.3 Terminología y abreviaturas.
- Consulte la hoja de datos de productos FPGA Bluetooth de la serie GW1NRF para obtener más detalles.
- La jTAGSEL_N y JTAG los pines no se pueden usar como E/S simultáneamente. Los datos en esta tabla son cuando los cuatro J cargadosTAG los pines (TCK, TDI, TDO y TMS) se utilizan como E/S;
Pin de alimentación
Tabla 2-2 Otros pines en la serie GW1NRF
| CCV | VCCO0 | VCCO1 | VCCO2 |
| VCCO3 | VCCX | VSS |
Cantidad de pines
Cantidad de pines GW1NRF-4B
Tabla 2-3 Cantidad de pines GW1NRF-4B
| espigas de Tipo | GW1NRF-4B | ||
| QN48 | QN48E | ||
| E/S Extremo único/Par diferencial/LVDS[1] | BANCO0 | 9/4/0 | 9/4/0 |
| BANCO1 | 4/1/1 | 4/1/1 | |
| BANCO2 | 8/4/3 | 8/4/3 | |
| BANCO3 | 4/1/0 | 4/1/0 | |
| Máx. E/S de usuario[2] | 25 | 25 | |
| Par diferencial | 10 | 10 | |
| Salida LVDS verdadera | 4 | 4 | |
| CCV | 2 | 2 | |
| VCCX | 1 | 1 | |
| VCCO0/VCCO3[3] | 1 | 1 | |
| VCCO1/VCCO2[3] | 1 | 1 | |
| VSS | 2 | 1 | |
| MODO0 | 0 | 0 | |
| MODO1 | 0 | 0 | |
| MODO2 | 0 | 0 | |
| JTAGSEL N | 1 | 1 | |
| espigas de Tipo | GW1NRF-4B | ||
| QN48 | QN48E | ||
| E/S Extremo único/Par diferencial/LVDS[1] | BANCO0 | 9/4/0 | 9/4/0 |
| BANCO1 | 4/1/1 | 4/1/1 | |
| BANCO2 | 8/4/3 | 8/4/3 | |
| BANCO3 | 4/1/0 | 4/1/0 | |
| Máx. E/S de usuario[2] | 25 | 25 | |
| Par diferencial | 10 | 10 | |
| Salida LVDS verdadera | 4 | 4 | |
| CCV | 2 | 2 | |
| VCCX | 1 | 1 | |
| VCCO0/VCCO3[3] | 1 | 1 | |
| VCCO1/VCCO2[3] | 1 | 1 | |
| VSS | 2 | 1 | |
| MODO0 | 0 | 0 | |
| MODO1 | 0 | 0 | |
| MODO2 | 0 | 0 | |
| JTAGSEL N | 1 | 1 | |
¡Nota!
- [1] El número de E/S de extremo único/diferencial/LVDS incluye pines CLK y pines de descarga.
- [2] La JTAGSEL_N y JTAG los pines no se pueden usar como E/S simultáneamente. Los datos en esta tabla son cuando los cuatro J cargadosTAG los pines (TCK, TDI, TDO y TMS) se utilizan como E/S; Cuando el modo [2:0] = 001, JTAGSEL_N y las cuatro JTAG Los pines (TCK, TDI, TDO y TMS) se pueden usar como GPIO simultáneamente, y Max. E/S de usuario más uno.
- [3] Multiplexación de pines.
Definiciones de pines
La ubicación de los pines en la serie GW1NRF de productos FPGA Bluetooth varía según los diferentes paquetes.
La Tabla 2-4 proporciona información detallada sobreview de E/S de usuario, pines multifunción, pines dedicados y otros pines.
Tabla 2-4 Definición de los pines en la serie GW1NRF de productos Bluetooth FPGA
| Nombre del pin | E/S | Descripción |
| máx. E/S de usuario | ||
| IO[Fin][Número de fila/columna][A/B] | E/S |
|
| Pines multifunción | ||
| IO[Fin][Número de fila/columna][A/B]/MMM | /MMM representa una o más de las otras funciones además de ser E/S de usuario de propósito general. Estos pines se pueden utilizar como E/S de usuario cuando no se utilizan las funciones. | |
| RECONFIG_N | Yo, pull-up interno débil | Inicie el nuevo modo GowinCONFIG cuando el pulso sea bajo |
| LISTO | E/S |
|
| HECHO | E/S |
|
| FASTRD_N /D3 | E/S |
|
| MCLK/D4 | E/S | Salida de reloj MCLK en modo MSPI Puerto de datos D4 en modo CPU |
| MCS_N/D5 | E/S | Habilite la señal MCS_N en modo MSPI, puerto de datos activo-bajo D5 en modo CPU |
| MI/D7 | E/S | MISO en modo MSPI: entrada de datos maestros/salida de datos esclavos
Puerto de datos D7 en modo CPU |
| ME /D6 | E/S | MISO en modo MSPI: salida de datos maestros/entrada de datos esclavos
Puerto de datos D6 en modo CPU |
| SSPI_CS_N/D0 | E/S | Habilite la señal SSPI_CS_N en el mod SSPI, |
| Nombre del pin | E/S | Descripción |
| activo-bajo, puerto interno de datos de extracción débil D0 en modo CPU | ||
| Entonces /D1 | E/S |
|
| SI/D2 | E/S |
|
| EMT | Yo, pull-up interno débil | Entrada de modo serie en JTAG modo |
| TCC | I | Entrada de reloj serie en JTAG modo, que debe conectarse con una resistencia desplegable de 4.7 K en la PCB |
| TDI | Yo, pull-up interno débil | Entrada de datos en serie en JTAG modo |
| TDO | O | Salida de datos en serie en JTAG modo |
| JTAGSEL N | Yo, pull-up interno débil | Seleccionar señal en JTAG modo, activo-bajo |
| SCLK | I | Entrada de reloj en modo SSPI, SERIAL y CPU |
| ESTRUENDO | Yo, pull-up interno débil | Datos de entrada en modo SERIAL |
| DOUT | O | Datos de salida en modo SERIAL |
| CLKHOLD_N | Yo, pull-up interno débil | Nivel alto, SCLK se conectará internamente en modo SSPI o modo CPU
Nivel bajo, SCLK se desconectará del modo SSPI o del modo CPU |
| WE_N | I | Seleccione la entrada/salida de datos de D[7:0] en modo CPU |
| GCLKT_[x] | I | Pin de entrada del reloj global, T (Verdadero), [x]: número de reloj global. |
| GCLKC_[x] | I | Pin de entrada diferencial de GCLKT_[x], C(Comp), [x]: reloj global No.[1] |
| LPLL_T_fb/RPLL_T_fb | I | Pines de entrada de retroalimentación PLL izquierda/derecha, T (Verdadero) |
| LPLL_C_fb/RPLL_C_fb | I | Pines de entrada de retroalimentación PLL izquierda/derecha, C(Comp) |
| LPLL_T_in/RPLL_T_in | I | Pin de entrada de reloj PLL izquierdo/derecho, T (Verdadero) |
| LPLL_C_in/RPLL_C_in | I | Pin de entrada de reloj PLL izquierdo/derecho, C(Comp) |
| MODO2 | Yo, pull-up interno débil | Pin de selección de modos GowinCONFIG. |
| MODO1 | Yo, pull-up interno débil | Pin de selección de modos GowinCONFIG. |
| MODO0 | Yo, pull-up interno débil | Pin de selección de modos GowinCONFIG. |
| Otros pines | ||
| NC | NA | Reservado. |
| VSS | NA | pines de tierra |
| CCV | NA | Pines de fuente de alimentación para la lógica del núcleo interno. |
| VCCO# | NA | Pines de fuente de alimentación para el volumen de E/Stage de E/S BANCO#. |
| Nombre del pin | E/S | Descripción |
| VCCX | NA | Pines de alimentación para vol auxiliar.tage. |
6 BANCO DE E/S Introducción
Hay cuatro bancos de E/S en la serie GW1NRF de productos FPGA. La distribución del BANCO de E/S de la serie GW1NRF de productos Bluetooth FPGA se muestra en la Figura 2-1.
Figura 2-1 Distribución del banco de E/S de productos FPGA Bluetooth de la serie GW1NRF
- Este manual proporciona una descripción generalview de la distribución view de los pines de la serie GW1NRF de productos FPGA Bluetooth. Los cuatro bancos de E/S que forman la serie GW1NRF de
- Los productos Bluetooth FPGA están marcados con cuatro colores diferentes.
Se utilizan varios símbolos para la E/S del usuario, la alimentación y la tierra. Los diversos símbolos y colores utilizados para los distintos pines se definen de la siguiente manera:
-
” denota la E/S en BANK0. El color de relleno cambia con el BANCO;
denota la E/S en BANCO1. El color de relleno cambia con el BANCO;-
” denota la E/S en BANK2. El color de relleno cambia con el BANCO; - "
” denota la E/S en BANK3. El color de relleno cambia con el BANCO; - "
” indica VCC, VCCX y VCCO. El color de relleno no cambia; - "
” denota VSS, el color de relleno no cambia; - "
” denota NC;
- “
” denota BLE, el color de relleno no cambia
View de distribución de pines
View de distribución de pines GW1NRF-4B
View de distribución de pines QN48
Figura 3-1 View de distribución de pines GW1NRF-4B QN48 (arriba View)
Tabla 3-1 Otros pines en GW1NRF-4B QN48
| CCV | 11,37 |
| VCCX | 36 |
| VCCO0/VCCO3 | 1 |
| VCCO1/VCCO2 | 25 |
| VSS | 26,2 |
View de distribución de pines QN48E
Figura 3-2 View de distribución de pines GW1NRF-4B QN48E (arriba View)
Tabla 3-2 Otros pines en GW1NRF-4B QN48E
| CCV | 11,37 |
| VCCX | 36 |
| VCCO0/VCCO3 | 1 |
| VCCO1/VCCO2 | 25 |
| VSS | 26 |
Diagramas de paquetes
Esquema del paquete QN48 (6 mm x 6 mm)
Figura 4-1 Descripción del paquete QN48 
Esquema del paquete QN48E (6 mm x 6 mm)
Figura 4-2 Descripción del paquete QN48E 
| SÍMBOLO | MILÍMETRO | ||
| MÍNIMO | NOM | MÁXIMO | |
| A | 0.75 | 0 8.5 | 0.85 |
| A1 | 0.02 | 0.05 | |
| b | 0.15 | 0.20 | 0.25 |
| c | 0.18 | 0.20 | 0.23 |
| D | 5.90 | 6.00 | 6.10 |
| D2 | 4.10 | 4.20 | 4.30 |
| e | 0.40 BSC | ||
| Ne | 4.40 BSC | ||
| norte | 4.40 BSC | ||
| E | 5.90 | 6.00 | 6.10 |
| Y 2 | 4.10 | 4.20 | 4.30 |
| L | 0.35 | 0.40 | 0.45 |
| h | 0.30 | 0.35 | 0.40 |
Documentos / Recursos
 |
Paquete y configuración de pines de productos FPGA Bluetooth de la serie GOWIN GW1NRF [pdf] Guía del usuario Paquete y configuración de pines de productos FPGA Bluetooth de la serie GW1NRF, Serie GW1NRF, Paquete y configuración de pines de productos FPGA de Bluetooth, Paquete y configuración de pines de productos FPGA, Paquete y configuración de pines de productos, Paquete y configuración de pines, Configuración de pines |
