Placa de desarrollo FPGA AX7203

Información del producto

Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

Versión	Rev 1.2
Fecha	2023-02-23
Liberado por	Raquel Zhou
Descripción	Primer lanzamiento

Parte 1: Introducción a la placa de desarrollo FPGA

La placa de desarrollo FPGA AX7203 es una placa base + portadora
Plataforma de tablero que permite un desarrollo secundario conveniente
Utilizando la placa base. Utiliza una placa base de alta velocidad.
Conector entre la placa central y la placa portadora.

La placa portadora AX7203 proporciona varias interfaces periféricas,
incluido:

• 1 interfaz PCIex4
• 2 interfaces Gigabit Ethernet
• 1 interfaz de salida HDMI
• 1 interfaz de entrada HDMI
• 1 Interfaz Uart
• 1 ranura para tarjeta SD
• Interfaz del conector XADC (no instalada de forma predeterminada)
• Encabezado de expansión de 2 pines y 40 vías
• Algunas claves
• CONDUJO
• Circuito EEPROM

Parte 2: Introducción a la placa central AC7200

La placa base AC7200 se basa en la serie ARTIX-7 200T de XILINX
AC7200-2FGG484I. Es una placa base de alto rendimiento adecuada para
comunicación de datos de alta velocidad, procesamiento de imágenes de video y
adquisición de datos de alta velocidad.

Las características principales de la placa base AC7200 incluyen:

• Dos piezas de chips DDR41 MT256J16M125HA-3 de MICRON con una
  capacidad de 4 Gbit cada uno, proporcionando un ancho de bus de datos de 32 bits y hasta
  Ancho de banda de datos de lectura/escritura de 25 Gb entre FPGA y DDR3.
• 180 puertos IO estándar de nivel 3.3 V
• 15 puertos IO estándar de nivel 1.5 V
• 4 pares de señales diferenciales RX/TX de alta velocidad GTP
• Enrutamiento de procesamiento diferencial y de longitud igual entre
  Chip FPGA y la interfaz
• Tamaño compacto de 45*55 (mm)

Instrucciones de uso del producto

Para utilizar la placa de desarrollo FPGA ARTIX-7 AX7203, siga estos pasos
pasos:

1. Conecte la placa base y la placa portadora utilizando el cable de alta velocidad.
   conector entre placas.
2. Si es necesario, instale la interfaz XADC utilizando el archivo proporcionado.
   Conector.
3. Conecte cualquier periférico deseado a las interfaces disponibles en
   la placa portadora, como dispositivos PCIex4, Gigabit Ethernet
   dispositivos, dispositivos HDMI, dispositivos Uart, tarjetas SD o dispositivos externos
   encabezados de expansión.
4. Encienda la placa de desarrollo utilizando la fuente de alimentación adecuada.
   suministrar.

Placa de desarrollo ARTIX-7 FPGA
AX7203
Manual de usuario

Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Registro de versión

Versión Rev 1.2

Fecha 2023-02-23

Comunicado de Rachel Zhou

Descripción Primera versión

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Tabla de contenido
Registro de versiones ………………………………………………………………………………………2 Parte 1: Introducción a la placa de desarrollo FPGA …………………………………… 6 Parte 2: Introducción a la placa base AC7200 ……………………………………………..9
Parte 2.1: Chip FPGA ………………………………………………………………… 10 Parte 2.2: Cristal diferencial activo …………………………………………………..12 Parte 2.3: Reloj diferencial activo de 200 MHz ………………………………12 Parte 2.4: Cristal diferencial activo de 148.5 MHz …………………………….. 13 Parte 2.5: DRAM DDR3 ………………………………………………………………15 Parte 2.6: Flash QSPI ……………………………………………………………19 Parte 2.7: Luz LED en la placa base ………………………………………. 21 Parte 2.8: Botón de reinicio ………………………………………………………… 22 Parte 2.9: JTAG Interfaz ………………………………………………………………… 23 Parte 2.10: Interfaz de alimentación en la placa base ……………………………. 24 Parte 2.11: Conectores de placa a placa …………………………………………….. 25 Parte 2.12: Fuente de alimentación …………………………………………………………….32 Parte 2.13: Diagrama de estructura ……………………………………………………..33 Parte 3: Placa portadora …………………………………………………………………. 34 Parte 3.1: Introducción a la placa base …………………………………………… 34 Parte 3.2: Interfaz Gigabit Ethernet ………………………………………………… 35 Parte 3.3: Interfaz PCIe x4 …………………………………………………………….. 38 Parte 3.4: Interfaz de salida HDMI ………………………………………………….40 Parte 3.5: Interfaz de entrada HDMI …………………………………………………….42 Parte 3.6: Ranura para tarjeta SD ………………………………………………………… 44 Parte 3.7: Puerto USB a serie ……………………………………………………….45 Parte 3.8: EEPROM 24LC04 …………………………………………………………….47 Parte 3.9: Encabezado de expansión ………………………………………………………. 48 Parte 3.10: JTAG Interfaz …………………………………………………………. 51

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Parte 3.11: Interfaz XADC (no instalada por defecto) …………………….. 52 Parte 3.12: Teclas …………………………………………………………………………53 Parte 3.13: Luz LED ………………………………………………………………… 54 Parte 3.14: Fuente de alimentación ………………………………………………………55

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Esta plataforma de desarrollo FPGA ARTIX-7 (Módulo: AX7203) adopta el modo de placa central + placa portadora, lo que resulta conveniente para que los usuarios utilicen la placa central para el desarrollo secundario.
En el diseño de la placa base, hemos ampliado una gran cantidad de interfaces para los usuarios, como 1 interfaz PCIex4, 2 interfaces Gigabit Ethernet, 1 interfaz de salida HDMI, 1 interfaz de entrada HDMI, interfaz Uart, ranura para tarjeta SD, etc. Cumple con los requisitos del usuario para el intercambio de datos de alta velocidad PCIe, el procesamiento de transmisión de video y el control industrial. Es una plataforma de desarrollo ARTIX-7 FPGA "versátil". Proporciona la posibilidad de transmisión de video de alta velocidad, prevalidación y post-aplicación de comunicación de red y fibra y procesamiento de datos. Este producto es muy adecuado para estudiantes, ingenieros y otros grupos involucrados en el desarrollo de ARTIX-7FPGA.

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Parte 1: Introducción a la placa de desarrollo FPGA
Toda la estructura de la placa de desarrollo FPGA AX7203 se hereda de nuestro modelo consistente de placa base + placa base. Se utiliza un conector entre placas de alta velocidad entre la placa base y la placa base.
La placa base se compone principalmente de FPGA + 2 DDR3 + QSPI FLASH, que se encarga de las funciones de procesamiento y almacenamiento de datos de alta velocidad de FPGA, lectura y escritura de datos de alta velocidad entre FPGA y dos DDR3, el ancho de bits de datos es de 32 bits y el ancho de banda de todo el sistema es de hasta 25 Gb. /s (800 M * 32 bits); Las dos capacidades DDR3 son de hasta 8 Gbit, lo que satisface la necesidad de altos búferes durante el procesamiento de datos. El FPGA seleccionado es el chip XC7A200T de la serie ARTIX-7 de XILINX, en encapsulado BGA 484. La frecuencia de comunicación entre el XC7A200T y DDR3 alcanza los 400 Mhz y la velocidad de datos es de 800 Mhz, lo que satisface completamente las necesidades de procesamiento de datos multicanal de alta velocidad. Además, el FPGA XC7A200T cuenta con cuatro transceptores GTP de alta velocidad con velocidades de hasta 6.6 Gb/s por canal, lo que lo hace ideal para comunicaciones de fibra óptica y comunicaciones de datos PCIe.
La placa base AX7203 amplía su rica interfaz periférica, incluyendo 1 interfaz PCIex4, 2 interfaces Gigabit Ethernet, 1 interfaz de salida HDMI, 1 interfaz de entrada HDMI, 1 interfaz Uart, 1 ranura para tarjeta SD, interfaz de conector XADC, encabezado de expansión de 2 pines de 40 vías, algunas teclas, LED y circuito EEPROM.

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Figura 1-1-1: Diagrama esquemático del AX7203 A través de este diagrama, puede ver las interfaces y funciones que contiene la placa de desarrollo FPGA AX7203: Placa base FPGA Artix-7
La placa base consta de XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Hay dos cristales diferenciales Sitime LVDS de alta precisión, uno a 200MHz y el otro a 125MHz, proporcionando una entrada de reloj estable para sistemas FPGA y módulos GTP. Interfaz PCIe x1 de 4 canal Admite el estándar PCI Express 2.0, proporciona una interfaz de transmisión de datos de alta velocidad PCIe x4, velocidad de comunicación de un solo canal de hasta 5GBaud Interfaz Gigabit Ethernet de 2 canales Interfaz RJ-45 El chip de interfaz Gigabit Ethernet utiliza el chip PHY Ethernet KSZ9031RNX de Micrel para proporcionar servicios de comunicación de red a los usuarios.

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El chip KSZ9031RNX admite velocidades de transmisión de red de 10/100/1000 Mbps; dúplex completo y adaptativo. Interfaz de salida HDMI de 1 canal El chip de codificación HDMI SIL9134 de Silion Image se selecciona para admitir una salida de hasta 1080P a 60 Hz y admitir una salida 3D. Interfaz de entrada HDMI de 1 canal Se selecciona el chip decodificador HDMI SIL9013 de Silion Image, que admite una entrada de hasta 1080P a 60 Hz y admite la salida de datos en diferentes formatos. Interfaz Uart a USB de 1 canal 1 interfaz Uart a USB para comunicación con la computadora para depuración del usuario. El chip del puerto serie es el chip USB-UAR de Silicon Labs CP2102GM, y la interfaz USB es la interfaz MINI USB. Soporte para tarjeta Micro SD Soporte para tarjeta Micro SD de 1 puerto, compatible con modo SD y modo SPI EEPROM Interfaz IIC integrada EEPROM 24LC04 Puerto de expansión de 2 vías y 40 pines El puerto de expansión de 2 vías y 40 pines con paso de 2.54 mm se puede conectar a varios módulos ALINX (cámara binocular, pantalla LCD TFT, módulo AD de alta velocidad, etc.). El puerto de expansión contiene una fuente de alimentación de 1 V de 5 canal, una fuente de alimentación de 2 V de 3.3 canales, una conexión a tierra de 3 vías y un puerto de 34 E/S. JTAG Interfaz A Estándar J de 10 pines con espaciado de 0.1 pulgadasTAG Puertos para descarga y depuración de programas FPGA. Teclas 2 teclas; 1 tecla de reinicio (en la placa base) Luz LED 5 LED de usuario (1 en la placa base y 4 en la placa base)

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Parte 2: Introducción a la placa central AC7200
Placa central FPGA AC7200 (modelo de placa central, la misma a continuación), se basa en la serie ARTIX-7 200T AC7200-2FGG484I de XILINX. Es una placa central de alto rendimiento con alta velocidad, gran ancho de banda y alta capacidad. Es adecuado para comunicación de datos de alta velocidad, procesamiento de imágenes de vídeo, adquisición de datos de alta velocidad, etc.
Esta placa central AC7200 utiliza dos piezas del chip DDR41 MT256J16M125HA-3 de MICRON, cada DDR tiene una capacidad de 4 Gbit; se combinan dos chips DDR en un ancho de bus de datos de 32 bits y el ancho de banda de datos de lectura/escritura entre FPGA y DDR3 es de hasta 25 Gb; dicha configuración puede satisfacer las necesidades de procesamiento de datos de gran ancho de banda.
La placa base AC7200 amplía 180 puertos de E/S estándar de nivel 3.3V, 15 puertos de E/S estándar de nivel 1.5V y 4 pares de señales diferenciales RX/TX de alta velocidad GTP. Para los usuarios que necesitan una gran cantidad de E/S, esta placa base será una buena opción. Además, el enrutamiento entre el chip FPGA y la interfaz tiene la misma longitud y procesamiento diferencial, y el tamaño de la placa base es de solo 45*55 (mm), lo que es muy adecuado para el desarrollo secundario.

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Manual del usuario de la placa de desarrollo FPGA ARTIX-7 AX7203 Placa base AC7200 (frontal) View)

Placa base AC7200 (parte trasera) View)
Parte 2.1: Chip FPGA
Como se mencionó anteriormente, el modelo FPGA que utilizamos es AC7200-2FGG484I, que pertenece a la serie Artix-7 de Xilinx. El grado de velocidad es 2 y el grado de temperatura es grado industrial. Este modelo es un paquete FGG484 con 484 pines. Las reglas de nomenclatura del chip Xilinx ARTIX-7 FPGA son las siguientes

Definición del modelo de chip específico de la serie ARTIX-7

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Chip FPGA integrado Los principales parámetros del chip FPGA AC7200 son los siguientes

Celdas lógicas de nombres
Rebanadas Flip-flops CLB Bloque RAMkb DSP Rebanadas
PCIe Gen2 XADC
Grado de velocidad del transceptor GTP
Grado de temperatura

Parámetros específicos 215360 33650 269200 13140 740 1
1 XADC, 12 bits, 1 Mbps AD 4 GTP 6.6 Gb/s máx. -2 Industrial

Sistema de suministro de energía FPGA Artix-7 Las fuentes de alimentación FPGA son V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC y V . MGTAVTT VCCINT es el pin de suministro de energía del núcleo FPGA, que debe conectarse a 1.0 V; VCCBRAM es el pin de suministro de energía de la RAM del bloque FPGA, se conecta a 1.0 V; VCCAUX es el pin de suministro de energía auxiliar FPGA, se conecta a 1.8 V; VCCO es el voltagy de

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Cada BANCO de FPGA, incluidos BANK0, BANK13~16, BANK34~35. En la placa base FPGA AC7200, BANK34 y BANK35 deben estar conectados a DDR3, el volumentagLa conexión del BANCO es de 1.5 V y el vol.tage del otro BANCO es 3.3V. El VCCO de BANK15 y BANK16 funciona con el LDO y se puede cambiar reemplazando el chip LDO. VMGTAVCC es el volumen de suministrotage del transceptor GTP interno FPGA, conectado a 1.0V; VMGTAVTT es la terminación vol.tage del transceptor GTP, conectado a 1.2V.
El sistema Artix-7 FPGA requiere que la secuencia de encendido sea alimentada por VCCINT, luego VCCBRAM, luego VCCAUX y finalmente VCCO. Si VCCINT y VCCBRAM tienen el mismo vol.tage, se pueden encender al mismo tiempo. El orden del podertages se invierte. La secuencia de encendido del transceptor GTP es VCCINT, luego VMGTAVCC y luego VMGTAVTT. Si VCCINT y VMGTAVCC tienen el mismo volumentage, se pueden encender al mismo tiempo. La secuencia de apagado es justo la opuesta a la secuencia de encendido.
Parte 2.2: Cristal diferencial activo
La placa central AC7200 está equipada con dos cristales diferenciales activos Sitime, uno de 200MHz, el modelo es SiT9102-200.00MHz, el reloj principal del sistema para FPGA y utilizado para generar el reloj de control DDR3; el otro es de 125MHz, el modelo es SiT9102 -125MHz, entrada de reloj de referencia para transceptores GTP.
Parte 2.3: reloj diferencial activo de 200 MHz
G1 en la Figura 3-1 es el cristal diferencial activo de 200M que proporciona la fuente de reloj del sistema de la placa de desarrollo. La salida del cristal está conectada al pin de reloj global BANK34 MRCC (R4 y T4) de la FPGA. Este reloj diferencial de 200 MHz se puede utilizar para controlar la lógica del usuario en la FPGA. Los usuarios pueden configurar los PLL y DCM dentro de la FPGA para generar relojes de diferentes frecuencias.

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Esquema de un cristal diferencial activo de 200 MHz

Cristal diferencial activo de 200 MHz en la placa base

Asignación de clavijas de reloj diferencial de 200 MHz
Nombre de la señal SYS_CLK_P SYS_CLK_N

PIN R4 T4 de FPGA

Parte 2.4: Cristal diferencial activo de 148.5 Mhz
G2 es el cristal diferencial activo de 148.5 MHz, que es el reloj de entrada de referencia que se proporciona al módulo GTP dentro del FPGA. La salida del cristal está conectada a los pines de reloj GTP BANK216 MGTREFCLK0P (F6) y MGTREFCLK0N (E6) del FPGA.

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Esquema de un cristal diferencial activo de 148.5 MHz

Cristal diferencial activo de 1148.5 MHz en la placa base

Asignación de clavijas de reloj diferencial de 125 MHz

Nombre de red

PIN FPGA

MGT_CLK0_P

F6

MGT_CLK0_N

E6

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Parte 2.5: DRAM DDR3

La placa central FPGA AC7200 está equipada con dos chips DDR4 Micron de 512 Gbit (3 MB), modelo MT41J256M16HA-125 (compatible con MT41K256M16HA-125). La SDRAM DDR3 tiene una velocidad operativa máxima de 800 MHz (velocidad de datos de 1600 Mbps). El sistema de memoria DDR3 está conectado directamente a la interfaz de memoria del BANK 34 y BANK35 de la FPGA. La configuración específica de DDR3 SDRAM se muestra en la Tabla 4-1.

Número de bit U5, U6

Modelo de chip MT41J256M16HA-125

Capacidad 256M x 16bit

Fábrica Micron

Configuración de SDRAM DDR3

El diseño de hardware de DDR3 requiere una consideración estricta de la integridad de la señal. Hemos considerado completamente la resistencia coincidente/resistencia terminal, el control de impedancia de seguimiento y el control de longitud de seguimiento en el diseño del circuito y el diseño de PCB para garantizar un funcionamiento estable y de alta velocidad de DDR3.

Esquema de la DRAM DDR3

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La DDR3 en la placa base

Asignación de pines DRAM DDR3:

Nombre de red

PIN de FPGA Nombre

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ[1] DDR3_DQ[2] DDR3_DQ[3] DDR3_DQ[4] DDR3_DQ[5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

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FPGA N.º de pieza E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
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DDR3_DQ[6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ[7]

IO_L4P_T0_35

E2

DDR3_DQ[8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ[9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ[10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ[11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ[12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ[13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ[14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ[15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ[16]

IO_L18N_T2_35

L4

DDR3_DQ[17]

IO_L16P_T2_35

M3

DDR3_DQ[18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ[19]

IO_L17N_T2_35

J6

DDR3_DQ[20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ[21]

IO_L17P_T2_35

K6

DDR3_DQ[22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ[23]

IO_L18P_T2_35

L5

DDR3_DQ[24]

IO_L20N_T3_35

P1

DDR3_DQ[25]

IO_L19P_T3_35

N4

DDR3_DQ[26]

IO_L20P_T3_35

R1

DDR3_DQ[27]

IO_L22N_T3_35

N2

DDR3_DQ[28]

IO_L23P_T3_35

M6

DDR3_DQ[29]

IO_L24N_T3_35

N5

DDR3_DQ[30]

IO_L24P_T3_35

P6

DDR3_DQ[31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

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DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_S0 DDR3_RAS DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

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Parte 2.6: Flash QSPI

La placa central FPGA AC7200 está equipada con un FLASH QSPI de 128 MBit y el modelo es W25Q256FVEI, que utiliza el vol. CMOS de 3.3 V.tage estándar. Debido a la naturaleza no volátil de QSPI FLASH, se puede utilizar como dispositivo de inicio para que el sistema almacene la imagen de inicio del sistema. Estas imágenes incluyen principalmente bits FPGA files, código de aplicación ARM, código de aplicación principal y otros datos del usuario files. Se muestran los modelos específicos y los parámetros relacionados de QSPI FLASH.

Posición U8

Modelo N25Q128

Capacidad 128M Bit

Fábrica Numonyx

Especificación QSPI FLASH
La memoria flash QSPI está conectada a los pines dedicados de BANK0 y BANK14 del chip FPGA. El pin de reloj está conectado a CCLK0 de BANK0, y otras señales de datos y selección de chip están conectadas a los pines D00~D03 y FCS de BANK14 respectivamente. Muestra la conexión de hardware de la memoria flash QSPI.

Esquema de QSPI Flash Asignaciones de pines de QSPI Flash:

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Nombre de red QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

Nombre del PIN del FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA N.º de pieza L12 T19 P22 R22 P21 R21

QSPI en la placa base

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Parte 2.7: Luz LED en la placa base
Hay 3 luces LED rojas en la placa central FPGA AC7200, una de las cuales es la luz indicadora de encendido (PWR), otra es la luz LED de configuración (DONE) y la otra es la luz LED del usuario. Cuando la placa base esté alimentada, el indicador de alimentación se iluminará; cuando la FPGA esté configurada, el LED de configuración se iluminará. La luz LED del usuario está conectada al IO del BANK34, el usuario puede controlar el encendido y apagado de la luz mediante el programa. Cuando el volumen IOtagEl LED conectado al usuario está alto, el LED del usuario está apagado. Cuando la conexión IO voltagSi el LED de usuario está bajo, se encenderá. Se muestra el diagrama esquemático de la conexión del hardware de la luz LED:

Esquema de luces LED en la placa base

Luces LED en la placa base Asignación de pines de los LED del usuario

Nombre de la señal LED1

Nombre del pin del FPGA IO_L15N_T2_DQS_34

Número de pin W5 del FPGA

Descripción LED de usuario

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Parte 2.8: Botón de reinicio
Hay un botón de reinicio en la placa central FPGA AC7200. El botón de reinicio está conectado al IO normal del BANK34 del chip FPGA. El usuario puede utilizar este botón de reinicio para inicializar el programa FPGA. Cuando se presiona el botón en el diseño, la señal vol.tagLa entrada a IO es baja y la señal de reinicio es válida; cuando no se presiona el botón, la entrada de señal a IO es alta. El diagrama esquemático de la conexión del botón de reinicio se muestra a continuación:

Esquema del botón de reinicio

Botón de reinicio en la placa base Asignación de pines del botón de reinicio

Nombre de la señal RESET_N

Nombre del pin de ZYNQ IO_L17N_T2_34

Número PIN de ZYNQ T6

Descripción Reinicio del sistema FPGA

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parte 2.9: jTAG Interfaz
La jTAG El zócalo de prueba J1 está reservado en la placa central AC7200 para JTAG Descarga y depuración cuando se utiliza la placa base sola. La figura es la parte esquemática del JTAG puerto, que involucra TMS, TDI, TDO, TCK. , GND, +3.3V estas seis señales.

JTAG Esquema de la interfaz JTAG La interfaz J1 en la placa central FPGA AC7200 utiliza un orificio de prueba de una sola fila de 6 pines con paso de 2.54 mm. Si necesita usar el JTAG Para conectar el depurador a la placa base, es necesario soldar un conector de pines de una sola fila de 6 pines. muestra el JTAG interfaz J1 en la placa central FPGA AC7200.
JTAG Interfaz en la placa central

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Parte 2.10: Interfaz de alimentación en la placa central
Para que la placa central AC7200 FPGA funcione sola, la placa central está reservada con la interfaz de alimentación de 2 pines (J3). Cuando el usuario suministra energía a la placa central a través de la interfaz de alimentación de 2 pines (J3), no se puede alimentar a través de la placa portadora. De lo contrario, puede ocurrir un conflicto actual.
Interfaz de alimentación en la placa base

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Parte 2.11: Conectores placa a placa
La placa central tiene un total de cuatro conectores placa a placa de alta velocidad. La placa central utiliza cuatro conectores entre placas de 80 pines para conectarse a la placa portadora. El puerto IO de la FPGA está conectado a los cuatro conectores mediante enrutamiento diferencial. El espacio entre pines de los conectores es de 0.5 mm; inserte los conectores de placa a placa en la placa portadora para comunicación de datos de alta velocidad.
La placa central tiene un total de cuatro conectores placa a placa de alta velocidad. La placa central utiliza cuatro conectores entre placas de 80 pines para conectarse a la placa portadora. El puerto IO de la FPGA está conectado a los cuatro conectores mediante enrutamiento diferencial. El espacio entre pines de los conectores es de 0.5 mm; inserte los conectores de placa a placa en la placa portadora para comunicación de datos de alta velocidad.

Conectores de placa a placa CON1 Los conectores de placa a placa de 80 pines CON1, que se utilizan para conectar
Con la fuente de alimentación VCCIN (+5V) y la conexión a tierra en la placa base, se extienden las E/S normales del FPGA. Cabe señalar aquí que 15 pines de CON1 están conectados al puerto de E/S de BANK34, porque la conexión de BANK34 está conectada a DDR3. Por lo tanto, el volumentagEl estándar de todas las E/S de este BANK34 es de 1.5 V. Asignación de pines de la placa a los conectores de la placa CON1

CON1 PIN1 PIN3 PIN5 PIN7 PIN9

Nombre de la señal
VCCIN VCCIN VCCIN VCCIN GND

Volumen de pines del FPGAtage Nivel

–

+5 V

–

+5 V

–

+5 V

–

+5 V

–

Suelo

CON1 PIN2 PIN4 PIN6 PIN8 PIN10

Nombre de la señal
VCCIN VCCIN VCCIN VCCIN
Tierra

Volumen de pines del FPGAtage Nivel

–

+5 V

–

+5 V

–

+5 V

–

+5 V

–

Suelo

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PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_P B34_L19_P B34_L19_N GND XADC_VN XADC_VP NC NC GND B16_L1_N B16_L1_P B16_L4_N B16_L4_P GND B16_L6_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 1.5 V 1.5 V Tierra 1.5 V 1.5 V 1.5 V 1.5 V Tierra ADC ADC Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_N B34_L21_P B34_L22_P B34_L22_N GND NC B34_L25 B34_L24_P B34_L24_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 1.5 V 1.5 V Tierra 1.5 V 1.5 V 1.5 V 1.5 V Tierra

U7

1.5 V

W9

1.5 V

Y9

1.5 V

–

Suelo

–

–

–

–

–

–

–

–

–

Suelo

–

–

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

Conectores de placa a placa CON2 El conector hembra de 80 pines CON2 se utiliza para extender el conector normal
IO del BANK13 y BANK14 del FPGA. El voltagLos estándares de ambos BANCOS son 3.3 V. Asignación de pines de la placa a los conectores de la placa CON2

Pasador CON1

Nombre de la señal

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

PIN9

Tierra

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

PIN19

Tierra

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

PIN29

Tierra

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

PIN39

Tierra

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

Pin del FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

Volumentage Nivel 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V

CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

Nombre de la señal
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
Tierra B14_L10_P B14_L10_N B14_L8_N B14_L8_P
TIERRA B14_L15_N B14_L15_P B14_L17_P B14_L17_N
TIERRA B14_L6_N B13_IO0 B14_L7_N B14_L7_P
Tierra B14_L4_P B14_L4_N B14_L9_P B14_L9_N

Volumen de pines del FPGAtage

Nivel

V17

3.3 V

W17

3.3 V

U15

3.3 V

V15

3.3 V

–

Suelo

AB21

3.3 V

AB22

3.3 V

AA21

3.3 V

AA20

3.3 V

–

Suelo

AB20

3.3 V

AA19

3.3 V

AA18

3.3 V

AB18

3.3 V

–

Suelo

T20

3.3 V

Y17

3.3 V

W22

3.3 V

W21

3.3 V

–

Suelo

T21

3.3 V

U21

3.3 V

Y21

3.3 V

Y22

3.3 V

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PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

TIERRA B14_L5_N B14_L5_P B14_L18_N B14_L18_P
Tierra B13_L17_P B13_L17_N B14_L21_N B14_L21_P
Tierra B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 Sub-18 Sub-17
T16 Sub16 P17 N17
P15 R16 R17 P16 P20

Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V 3.3 V

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

TIERRA B14_L12_N B14_L12_P B14_L13_N B14_L13_P
TIERRA B14_L3_N B14_L3_P B14_L20_N B14_L20_P
Tierra B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V 3.3 V

Conectores de placa a placa CON3 El conector de 80 pines CON3 se utiliza para ampliar la E/S normal de la
BANK15 y BANK16 del FPGA. Además, cuatro JTAG Las señales también se conectan a la placa portadora a través del conector CON3. el volumentagLos estándares de BANK15 y BANK16 se pueden ajustar mediante un chip LDO. El LDO instalado por defecto es de 3.3 V. Si desea generar otros niveles estándar, puede reemplazarlo con un LDO adecuado. Asignación de pines de la placa a los conectores de la placa CON3

CON1 PIN1 PIN3 PIN5 PIN7

Nombre de la señal
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

Pin FPGA J16 F15 G17 G18

Volumentage Nivel

Pasador CON1

PIN3.3 de 2 V

PIN3.3 de 4 V

PIN3.3 de 6 V

3.3 V

PIN8

Nombre de la señal
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

Volumen de pines del FPGAtage Nivel

M17

3.3 V

F21

3.3 V

A21

3.3 V

B21

3.3 V

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PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

Tierra B15_L2_P B15_L2_N B15_L12_P B15_L12_N
Tierra B15_L11_P B15_L11_N B15_L1_N B15_L1_P
Tierra B15_L5_P B15_L5_N B15_L3_N B15_L3_P
Tierra B15_L19_P B15_L19_N B15_L20_P B15_L20_N
Tierra B15_L14_P B15_L14_N B15_L21_P B15_L21_N
Tierra B15_L23_P B15_L23_N B15_L22_P B15_L22_N
Tierra B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15H15H14J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

Tierra B16_L23_P B16_L23_N B16_L22_P B16_L22_N
Tierra B16_L24_P B16_L24_N B15_L8_N B15_L8_P
TIERRA B15_L7_N B15_L7_P B15_L9_P B15_L9_N
TIERRA B15_L15_N B15_L15_P B15_L6_N B15_L6_P
TIERRA B15_L13_N B15_L13_P B15_L10_P B15_L10_N
Tierra B15_L18_P B15_L18_N B15_L17_N B15_L17_P
Tierra B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22N22H18H17
K19 K18 M21 L21
Número 20 Número 20 Número 19 Número 18
M18

Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3V

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

PIN73 B15_L24_N

M16

3.3 V

PIN74 B15_L16_N

L18

3.3 V

PIN75

NC

–

PIN76

NC

–

PIN77 FPGA_TCK

V12

3.3 V

PIN78

FPGA_TDI

R13

3.3 V

PIN79 FPGA_TDO

U13

3.3 V

PIN80 FPGA_TMS

T13

3.3 V

Conectores de placa a placa CON4 El conector de 80 pines CON4 se utiliza para ampliar la E/S y GTP normales
Datos de alta velocidad y señales de reloj del FPGA BANK16. El volumentagEl estándar del puerto IO de BANK16 se puede ajustar mediante un chip LDO. El LDO instalado por defecto es de 3.3 V. Si el usuario desea generar otros niveles estándar, se puede reemplazar por un LDO adecuado. Las señales de reloj y datos de alta velocidad del GTP se enrutan estrictamente de forma diferencial en la placa base. Las líneas de datos tienen la misma longitud y se mantienen a un intervalo determinado para evitar interferencias de señal. Asignación de pines de la placa a los conectores de la placa CON4

CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

Nombre de la señal
Carolina del Norte Carolina del Norte

Volumen de pines del FPGAtagNivel e –
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

TIERRA NC

–

PIN10 de tierra

–

PIN12

NC

–

PIN14

Tierra

–

PIN16 de tierra

MGT_TX3_P

D7 PIN18 diferencial

MGT_TX3_N

C7 PIN20 diferencial

Tierra

–

PIN22 de tierra

MGT_RX3_P D9 Diferencial PIN24

MGT_RX3_N

C9 PIN26 diferencial

Tierra

- Tierra

PIN28

MGT_TX1_P

D5 PIN30 diferencial

Nombre de la señal FPGA Pin Voltage

Nivel

–

NC

–

NC

–

NC

–

NC

Tierra

–

Suelo

MGT_TX2_P

Diferencial B6

MGT_TX2_N

Diferencial A6

Tierra

–

Suelo

MGT_RX2_P

Diferencial B10

MGT_RX2_N

Diferencial A10

Tierra

–

Suelo

MGT_TX0_P

Diferencial B4

MGT_TX0_N

Diferencial A4

Tierra

–

Suelo

MGT_RX0_P

Diferencial B8

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N toma de tierra
MGT_RX1_P MGT_RX1_N
Tierra B16_L5_P B16_L5_N B16_L7_P B16_L7_N
Tierra B16_L9_P B16_L9_N B16_L11_P B16_L11_N
Tierra B16_L13_P B16_L13_N B16_L15_P B16_L15_N
Tierra B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

Tierra diferencial
Diferencial diferencial
Tierra 3.3 V 3.3 V 3.3 V 3.3 V
Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V Tierra 3.3 V 3.3 V 3.3 V 3.3 V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N toma de tierra
MGT_CLK1_P MGT_CLK1_N
Tierra B16_L2_P B16_L2_N B16_L3_P B16_L3_N
Tierra B16_L10_P B16_L10_N B16_L12_P B16_L12_N
Tierra B16_L14_P B16_L14_N B16_L16_P B16_L16_N
Tierra B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

Diferencial A8

–

Suelo

Diferencial F10

Diferencial E10

–

Suelo

F16

3.3 V

E17

3.3 V

C14

3.3 V

C15

3.3 V

–

Suelo

A13

3.3 V

A14

3.3 V

D17

3.3 V

C17

3.3 V

–

Suelo

E19

3.3 V

D19

3.3 V

B20

3.3 V

A20

3.3 V

–

Suelo

F19

3.3 V

F20

3.3 V

C22

3.3 V

B22

3.3 V

–

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Parte 2.12: Fuente de alimentación
La placa base FPGA AC7200 se alimenta con 5 V CC a través de la placa base y se alimenta mediante la interfaz J3 cuando se utiliza sola. Tenga cuidado de no suministrar energía mediante la interfaz J3 y la placa base al mismo tiempo para evitar daños. El diagrama de diseño de la fuente de alimentación en la placa se muestra en la figura.

Esquema de la fuente de alimentación en la placa base

La placa de desarrollo se alimenta con +5 V y se convierte en fuente de alimentación de cuatro vías de +3.3 V, +1.5 V, +1.8 V, +1.0 V a través de cuatro chips de fuente de alimentación CC/CC TLV62130RGT. La corriente de salida puede ser de hasta 3A por canal. VCCIO es generado por un LDOSPX3819M5-3-3. VCCIO suministra energía principalmente a BANK15 y BANK16 de FPGA. Los usuarios pueden cambiar el IO de BANK15,16 a diferentes volúmenes.tage estándares reemplazando su chip LDO. 1.5V Genera el VTT y VREF vol.tages requerido por DDR3 a través del TPS51200 de TI. La fuente de alimentación de 1.8 V MGTAVTT MGTAVCC para el transceptor GTP es generada por el chip TPS74801 de TI. Las funciones de cada distribución de energía se muestran en la siguiente tabla:

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

Fuente de alimentación +1.0 V +1.8 V +3.3 V +1.5 V
VREF,VTT(+0.75 V) MVCCIP(+3.3 V) MGTAVTT(+1.2 V)
MGTVCCAUX(+1.8V)

Función FPGA Core Voltagy FPGA auxiliar voltage, fuente de alimentación TPS74801 VCCIO de Bank0, Bank13 y Bank14 de FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 y Bank35 de FPGA
Banco 3 de FPGA DDR15, Banco 16 de transceptores GTP Banco 216 de FPGA Banco 216 de transceptores GTP de FPGA

Debido a que la fuente de alimentación de Artix-7 FPGA tiene el requisito de secuencia de encendido, en el diseño del circuito, lo hemos diseñado de acuerdo con los requisitos de energía del chip, y el encendido es 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) y 1.0V-> MGTAVCC -> MGTAVTT, el diseño del circuito para garantizar el funcionamiento normal del chip.

Parte 2.13: Diagrama de estructura

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Parte 3: Placa portadora

Parte 3.1: Placa portadora Introducción
A través de la introducción de funciones anterior, puede comprender la función de la parte de la placa portadora.
Interfaz de transmisión de datos de alta velocidad PCIe x1 de 4 canal Interfaz Ethernet RJ-2 de 10 canales 100/1000M/45M Interfaz de entrada de video HDMI de 1 canal Interfaz de salida de video HDMI de 1 canal Interfaz de comunicación USB Uart de 1 canal 1 ranura para tarjeta SD Interfaz XADA EEPROM Puertos de expansión de 2 pines de 40 canales JTAG Interfaz de depuración 2 teclas independientes 4 luces LED de usuario

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203

Parte 3.2: Interfaz Gigabit Ethernet

La placa de desarrollo FPGA AX7203 proporciona a los usuarios 2 canales

Servicio de comunicación en red Gigabit a través del Micrel KSZ9031RNX

Chip Ethernet PHY. El chip KSZ9031RNX admite 10/100/1000 Mbps

Velocidad de transmisión de la red y se comunica con el FPGA a través del GMII.

Interfaz. KSZ9031RNX admite la adaptación MDI/MDX, varias velocidades

Adaptaciones, adaptación maestro/esclavo y soporte para bus MDIO para PHY

Gestión de registros.

El KSZ9031RNX detectará el estado del nivel de algunas E/S específicas para

determinar su modo de funcionamiento después de encenderlos. La Tabla 3-1-1 describe el

Información de configuración predeterminada después de encender el chip GPHY.

Instrucciones del pin de configuración

Valor de configuración

PHYAD[2:0] CLK125_ES
SELRGV AN[1:0] Retardo de RX Retardo de TX

Dirección PHY del modo MDIO/MDC 3.3 V, 2.5 V, 1.5/1.8 V vol.tage selección Configuración de negociación automática
Retardo de 2 ns del reloj RX Retardo de 2 ns del reloj TX Selección de RGMII o GMII

Dirección física 011 3.3 V
(10/100/1000M) Retardo adaptativo GMII

Tabla 3-2-1: Valor de configuración predeterminado del chip PHY

Cuando la red está conectada a Gigabit Ethernet, la transmisión de datos del FPGA y el chip PHY KSZ9031RNX se comunican a través del bus GMII, el reloj de transmisión es de 125 MHz. El reloj de recepción E_RXC lo proporciona el chip PHY, el reloj de transmisión E_GTXC lo proporciona el FPGA y los datos se transmiten a través del bus GMII.ampLideró el borde ascendente del reloj.
Cuando la red está conectada a Ethernet de 100 M, la transmisión de datos del FPGA y el chip PHY KSZ9031RNX se comunican a través del bus GMII, el reloj de transmisión es de 25 Mhz. El reloj de recepción E_RXC lo proporciona el chip PHY, el reloj de transmisión E_GTXC lo proporciona el FPGA y los datos se transmiten a través del bus GMII.

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203ampLideró el borde ascendente del reloj.
Figura 3-2-1: Esquema de la interfaz Gigabit Ethernet

Figura 3-3-2: Interfaz Gigabit Ethernet en la placa Carrier

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Las asignaciones de pines del chip PHY1 de Gigabit Ethernet son las siguientes

Nombre de la señal E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

Número de pin del FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Descripción Reloj de transmisión PHY1 RGMII
PHY1 Transmisión de datos bit0 PHY1 Transmisión de datos bit1 PHY1 Transmisión de datos bit2 PHY1 Transmisión de datos bit3 PHY1 Señal de habilitación de transmisión PHY1 Reloj de recepción RGMII PHY1 Recibir datos bit0 PHY1 Recibir datos bit1 PHY1 Recibir datos bit2 PHY1 Recibir datos bit3 PHY1 Recibir datos señal válida PHY1 Reloj de gestión PHY1 Datos de gestión
Señal de reinicio PHY1

Las asignaciones de pines del chip PHY2 de Gigabit Ethernet son las siguientes

Nombre de la señal E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

Número de pin del FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Descripción Reloj de transmisión PHY2 RGMII
PHY2 Transmisión de datos bit0 PHY2 Transmisión de datos bit1 PHY2 Transmisión de datos bit2 PHY2 Transmisión de datos bit3 PHY2 Señal de habilitación de transmisión PHY2 Reloj de recepción RGMII PHY2 Recibir datos bit0 PHY2 Recibir datos bit1 PHY2 Recibir datos bit2 PHY2 Recibir datos bit3 PHY2 Recibir datos señal válida PHY2 Reloj de gestión PHY2 Datos de gestión
Señal de reinicio PHY2

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Parte 3.3: Interfaz PCIe x4
La placa de desarrollo FPGA AX7203 proporciona una interfaz PCIe x4 de transferencia de datos de alta velocidad de grado industrial. La interfaz de la tarjeta PCIE cumple con las especificaciones eléctricas estándar de la tarjeta PCIe y se puede utilizar directamente en la ranura PCIe x4 de una PC normal.
Las señales de transmisión y recepción de la interfaz PCIe se conectan directamente al transceptor GTP del FPGA. Los cuatro canales de señales TX y RX se conectan al FPGA en señales diferenciales, y la velocidad de comunicación de un solo canal puede alcanzar un ancho de banda de hasta 5G. El reloj de referencia PCIe se proporciona a la placa de desarrollo FPGA AX7203 mediante la ranura PCIe de la PC con una frecuencia de reloj de referencia de 100 Mhz.
El diagrama de diseño de la interfaz PCIe de la placa de desarrollo FPGA AX7203 se muestra en la Figura 3-3-1, donde la señal de transmisión TX y la señal de reloj de referencia CLK están conectadas en modo acoplado a CA.

Figura 3-3-1: Esquema de PCIex4

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Figura 3-3-2: PCIex4 en la placa portadora

Asignación de pines de la interfaz PCIex4:

Nombre de la señal

Pasador FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

Descripción Recepción de datos del canal PCIE 0 positiva Recepción de datos del canal PCIE 0 negativa Recepción de datos del canal PCIE 1 positiva Recepción de datos del canal PCIE 1 negativa Recepción de datos del canal PCIE 2 positiva Recepción de datos del canal PCIE 2 negativa Recepción de datos del canal PCIE 3 positiva Recepción de datos del canal PCIE 3 negativa Transmisión de datos del canal PCIE 0 positiva Transmisión de datos del canal PCIE 0 negativa Transmisión de datos del canal PCIE 1 positiva Transmisión de datos del canal PCIE 1 negativa Transmisión de datos del canal PCIE 2 positiva Transmisión de datos del canal PCIE 2 negativa Transmisión de datos del canal PCIE 3 positiva Transmisión de datos del canal PCIE 3 negativa
Reloj de referencia PCIE positivo Reloj de referencia PCIE negativo

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Parte 3.4: Interfaz de salida HDMI
Interfaz de salida HDMI, seleccione el chip de codificación HDMI (DVI) SIL9134 de Silion Image, admite salida de hasta 1080P a 60 Hz, admite salida 3D.
La interfaz de configuración IIC de SIL9134 también está conectada a la E/S del FPGA. El SIL9134 se inicializa y controla mediante programación FPGA. La conexión de hardware de la interfaz de salida HDMI se muestra en la Figura 3-4-1.

Figura 3-4-1: Esquema de salida HDMI

Figura 3-4-1: Salida HDMI en la placa portadora

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Asignación de pines de entrada HDMI:
Nombre de la señal 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134_D[8] 9134_D[9] 9134_D[10] 9134_D[11] 9134_D[12] 9134_D[13] 9134_D[14] 9134_D[15] 9134_D[16] 9134_D[17] 9134_D[18] 9134_D[19] 9134_D[20] 9134_D[21] 9134_D[22] 9134_D[23]

Pin FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

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Parte 3.5: Interfaz de entrada HDMI
Interfaz de salida HDMI, seleccione el chip decodificador HDMI SIL9013 de Silion Image, admite una entrada de hasta 1080P a 60 Hz y admite salida de datos en diferentes formatos.
La interfaz de configuración IIC del SIL9013 está conectada a la E/S del FPGA. El SIL9013 se inicializa y controla mediante programación FPGA. La conexión de hardware de la interfaz de entrada HDMI se muestra en la Figura 3-5-1.

Figura 3-5-1: Esquema de entrada HDMI

Figura 3-5-2: Entrada HDMI en la placa portadora

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Asignación de pines de entrada HDMI:
Nombre de la señal 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013_D[8] 9013_D[9] 9013_D[10] 9013_D[11] 9013_D[12] 9013_D[13] 9013_D[14] 9013_D[15] 9013_D[16] 9013_D[17] 9013_D[18] 9013_D[19] 9013_D[20] 9013_D[21] 9013_D[22] 9013_D[23]

Número de pin de FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

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Parte 3.6: Ranura para tarjeta SD
La tarjeta SD (Secure Digital Memory Card) es una tarjeta de memoria basada en el proceso de memoria flash de semiconductores. Fue completada en 1999 por el concepto liderado por la japonesa Panasonic, y los participantes Toshiba y SanDisk de los Estados Unidos llevaron a cabo una importante investigación y desarrollo. En 2000, estas empresas lanzaron la Asociación SD (Secure Digital Association), que cuenta con una sólida línea de productos y atrajo a un gran número de proveedores, entre ellos IBM, Microsoft, Motorola, NEC, Samsung y otros. Impulsadas por estos fabricantes líderes, las tarjetas SD se han convertido en las tarjetas de memoria más utilizadas en los dispositivos digitales de consumo.
La tarjeta SD es un dispositivo de almacenamiento muy común. La tarjeta SD extendida admite el modo SPI y el modo SD. La tarjeta SD utilizada es una tarjeta MicroSD. El diagrama esquemático se muestra en la Figura 3-6-1.

Figura 3-6-1: Esquema de la tarjeta SD

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Figura 3-6-2: Ranura para tarjeta SD en la placa portadora

Asignación de pines de la ranura de la tarjeta SD:
Nombre de la señal SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

Modo SD

PIN FPGA AB12 AB11 F14 AA13 AB13 Y13 AA14

Parte 3.7: USB a puerto serie
La placa de desarrollo FPGA AX7203 incluye el chip USB-UART de Silicon Labs CP2102GM. La interfaz USB utiliza la interfaz MINI USB. Se puede conectar al puerto USB de la PC superior para la comunicación de datos en serie con un cable USB. El diagrama esquemático del diseño del circuito USB UART se muestra en la Figura 3-7-1:

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Placa de desarrollo FPGA ARTIX-7 AX7203 Manual del usuario Figura 3-7-1: Esquema de puerto USB a serie

Figura 3-7-2: USB a puerto serial en la placa portadora
Se configuran dos indicadores LED (LED3 y LED4) para la señal del puerto serial, y la serigrafía en la PCB es TX y RX, lo que indica que el puerto serial tiene transmisión o recepción de datos, como se muestra en la siguiente Figura 3-3-3.

Figura 3-7-3: Esquema de indicadores LED de comunicación del puerto serie

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Asignación de pines del puerto USB a serie:
Nombre de la señal UART1_RXD UART1_TXD

PIN P20 N15 de FPGA

Parte 3.8: EEPROM 24LC04
La placa base AX7013 contiene una EEPROM, modelo 24LC04, y tiene una capacidad de 4 Kbit (2*256*8bit). Consta de dos bloques de 256 bytes y se comunica a través del bus IIC. La EEPROM integrada se utiliza para aprender a comunicarse con el bus IIC. La señal I2C de la EEPROM se conecta al puerto de E/S BANK14 en el lado del FPGA. La Figura 3-8-1 a continuación muestra el diseño de la EEPROM.

Figura 3-8-1: Esquema de EEPROM

Figura 3-8-2: EEPROM en la placa portadora

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Asignación de pines de la EEPROM
Nombre de red EEPROM_I2C_SCL EEPROM_I2C_SDA

PIN F13 E14 del FPGA

Parte 3.9: Encabezado de expansión
La placa base está reservada con dos puertos de expansión estándar de 0.1 pines con un espacio de 40 pulgadas, J11 y J13, que se utilizan para conectar los módulos ALINX o el circuito externo diseñado por el usuario. El puerto de expansión tiene 40 señales, de las cuales 1 canal de alimentación de 5 V, 2 canales de alimentación de 3.3 V, 3 canales de tierra y 34 E/S. No conecte directamente la E/S al dispositivo de 5 V para evitar quemar el FPGA. Si desea conectar un equipo de 5 V, debe conectar un chip de conversión de nivel.
Se conecta una resistencia de 33 ohmios en serie entre el puerto de expansión y la conexión FPGA para proteger el FPGA de voltaje externo.tage o corriente. El circuito del puerto de expansión (J11) se muestra en la Figura 3-9-1.

Figura 3-9-1: Esquema del encabezado de expansión J11

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La figura 3-9-2 muestra en detalle el puerto de expansión J4 en la placa base. Los pines 1 y 2 del puerto de expansión ya están marcados en la placa.

Figura 3-9-2: Encabezado de expansión J11 en la placa portadora

Asignación de pines del conector de expansión J11

Número PIN

Pasador FPGA

Número PIN

Pasador FPGA

1

Tierra

2

+5 V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

Tierra

38

Tierra

39

+3.3 V

40

+3.3 V

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Figura 3-9-3: Esquema del encabezado de expansión J13
La figura 3-9-4 muestra en detalle el puerto de expansión J13 en la placa base. Los pines 1 y 2 del puerto de expansión ya están marcados en la placa.

Figura 3-9-4: Cabecera de expansión J13 en la placa portadora

Asignación de pines del conector de expansión J13

Número PIN

Pasador FPGA

1

Tierra

3

W16

5

V17

7

U15

Número de pin 2 4 6 8

Pin FPGA +5 V W15 W17 V15

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9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

Tierra

38

Tierra

39

+3.3 V

40

+3.3 V

parte 3.10: jTAG Interfaz
AJTAG La interfaz está reservada en la placa base FPGA AX7203 para descargar programas FPGA o firmware a FLASH. Para evitar daños al chip FPGA causados ​​por la conexión en caliente, se agrega un diodo de protección a la JTAG señal para asegurar que el voltagEl valor de la señal está dentro del rango aceptado por el FPGA para evitar daños en el chip FPGA.

Figura 3-10-1: JTAG Esquema de la interfaz

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Figura 3-10-2: JTAG Interfaz en la placa portadora
Tenga cuidado de no realizar cambios en caliente cuando JTAG El cable está enchufado y desenchufado.
Parte 3.11: Interfaz XADC (no instalada de manera predeterminada)
La placa base AX7203 tiene una interfaz de conector XADC extendida, y el conector utiliza un pin de doble fila de 2×8 con un paso de 0.1 pulgadas. La interfaz XADC extiende tres pares de interfaces de entrada diferencial de ADC al convertidor analógico a digital de 12 bits y 1 Msps del FPGA. Un par de interfaces diferenciales está conectado al canal de entrada analógica diferencial dedicado VP/VN del FPGA, y los otros dos pares están conectados diferencialmente a los canales de entrada analógica auxiliares (canal analógico 0 y canal analógico 9). La Figura 3-11-1 muestra un filtro anti-aliasing diseñado para tres entradas XADC diferenciales.

Figura 3-11-1: Esquema del filtro anti-aliasing

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Figura 3-11-2: Esquema del conector XADC

Figura 3-11-3: Conector XADC en la placa portadora

Asignación de pines XADC

Interfaz XADC

Entrada de pin FPGA amplatitud

Descripción

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

Canal de entrada XADC específico de FPGA de 1 V de pico a pico

Pico a pico 1 V Pico a pico 1 V

Canal de entrada XADC asistido por FPGA 9 (se puede utilizar como E/S normal)
Canal de entrada XADC asistido por FPGA 0 (se puede utilizar como E/S normal)

Parte 3.12: llaves
La placa portadora FPGA AX7203 contiene dos teclas de usuario KEY1~KEY2. Todas las teclas están conectadas a la E/S normal del FPGA. La tecla está activa en nivel bajo. Cuando se presiona la tecla, el volumen de entrada de E/StagEl volumen de entrada de E/S del FPGA es bajo. Cuando no se presiona ninguna tecla, el volumen de entrada de E/S es bajo.tagEl valor de la FPGA es alto. El circuito de la parte clave se muestra en la Figura 3-12-1.

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Figura 3-12-1: Esquema de teclas

Figura 3-13-2: Dos teclas en la placa portadora

Asignación de pines de las teclas
Nombre de red CLAVE1 CLAVE2

PIN J21 E13 del FPGA

Parte 3.13: Luz LED
Hay siete LED rojos en la placa portadora FPGA AX7203, uno de los cuales es el indicador de energía (PWR), dos son indicadores de recepción y transmisión de datos USB Uart y cuatro son luces LED de usuario (LED1~LED4). Cuando la placa está encendida, el indicador de energía se iluminará; los LED1~LED4 de usuario están conectados a la E/S normal del FPGA. Cuando el volumen de E/StagCuando el LED conectado al usuario está configurado en nivel bajo, el LED del usuario se ilumina. Cuando el volumen IO conectadotage está configurado como nivel alto, el LED del usuario se apagará.

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El diagrama esquemático de la conexión de hardware de los LED del usuario se muestra en la Figura 3-13-1.

Figura 3-13-1: Esquema de los LED del usuario

Figura 3-13-2: Los LED de usuario en la placa portadora

Asignación de pines de las luces LED del usuario
Nombre de la señal LED1 LED2 LED3 LED4

PIN FPGA B13 C13 D14 D15

Parte 3.14: Fuente de alimentación
El volumen de entrada de potenciatagLa placa de desarrollo FPGA AX7203 es de 12 V CC. La placa de desarrollo también admite alimentación desde la interfaz PCIe y admite alimentación directa desde la fuente de alimentación del chasis ATX (12 V).

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Manual de usuario de la placa de desarrollo FPGA ARTIX-7 AX7203
Figura 3-14-1: Método de suministro de energía para la placa FPGA AX7203 La placa portadora FPGA convierte el voltaje de +12 Vtage en una fuente de alimentación de cuatro vías de +5 V, +3.3 V, +1.8 V y +1.2 V a través del chip de fuente de alimentación CC/CC de 4 canales MP1482. Además, la fuente de alimentación de +5 V en la placa base del FPGA suministra energía a la placa base del FPGA AC7100B a través del conector entre placas. El diseño de la fuente de alimentación en la expansión se muestra en la Figura 3-14-2.

Figura 3-14-2: Esquema de la fuente de alimentación en la placa portadora

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Placa de desarrollo FPGA ARTIX-7 AX7203 Manual del usuario Figura 3-14-3: Circuito de fuente de alimentación en la placa portadora

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Documentos / Recursos

Placa de desarrollo FPGA ALINX AX7203 [pdf] Manual del usuario Placa de desarrollo FPGA AX7203, AX7203, placa de desarrollo FPGA, placa de desarrollo, placa

Referencias

• Manual de usuario