Manual de referencia técnica del sistema del procesador de disco duro Altera Cyclone V
Introducción
El sistema de procesador duro (HPS) Altera Cyclone V integra un procesador ARM® Cortex™-A9 de doble núcleo con un amplio conjunto de periféricos y lógica programable en un solo chip. Diseñado para combinar la flexibilidad de la estructura FPGA con el rendimiento y la facilidad de uso de un núcleo de procesador duro, está dirigido a aplicaciones que requieren bajo consumo, alta eficiencia y rentabilidad. Se utiliza comúnmente en control industrial, automoción, comunicaciones y sistemas embebidos.
Preguntas frecuentes
¿Qué es el Cyclone V HPS?
El Cyclone V HPS es un sistema en chip SoC que combina procesadores de doble núcleo ARM Cortex A9 con estructura FPGA de Altera en un solo chip.
¿Cuáles son los componentes clave del HPS?
Incluye el procesador ARM Cortex A9 de doble núcleo, controlador SDRAM, controladores flash NAND NOR, controladores USB, Ethernet, UART, I2C, SPI y DMA.
¿Qué interfaces de memoria admite Cyclone V HPS?
Admite DDR3 DDR2 LPDDR2 SDRAM a través de un controlador de memoria duro integrado en el subsistema HPS.
¿Cómo se comunica el HPS con la estructura FPGA?
A través de interconexiones de gran ancho de banda como puentes AXI, puentes HPS a FPGA, FPGA a HPS, puentes livianos y acceso a SDRAM de FPGA a HPS.
¿Qué sistemas operativos son compatibles con el HPS?
Las opciones de sistema operativo más populares incluyen Linux como Yocto o Debian, FreeRTOS y software bare-metal a través de cadenas de herramientas ARM DS 5 o GCC.
¿Puedo programar el FPGA y el HPS de forma independiente?
Sí, el HPS y el FPGA son subsistemas independientes, pero están estrechamente integrados. Se puede arrancar Linux en el HPS mientras se usa el FPGA para lógica en tiempo real.
¿Qué herramientas se utilizan para desarrollar el Cyclone V HPS?
Intel (anteriormente Altera) proporciona Quartus Prime para el diseño de FPGA y SoC EDS Embedded Design Suite para el desarrollo de ARM.
¿Cómo se alimenta y sincroniza el Cyclone V HPS?
Utiliza múltiples rieles de alimentación y permite una sincronización flexible con PLL y osciladores compartidos entre FPGA y HPS.
¿Es compatible con arranque seguro o cifrado?
Sí, con opciones de configuración, el HPS admite arranque seguro a través de flujos de bits cifrados y autenticación.
¿Qué J?TAG ¿O hay opciones de depuración disponibles?
Puede depurar a través de USB Blaster, JTAG, y Serial Wire Debug SWD y depurador ARM DS 5 o GDB.