Manual del usuario de la placa de desarrollo FPGA ALTERA Cyclone V E

Modelo FPGA: Ciclón V E FPGA (5CEFA7F31I7N)
Paquete FPGA: BGA FineLine de 896 pines (FBGA)
Controlador: Configuración de flash paralelo pasivo rápido (FPP)
Modelo CPLD: CPLD MAX II (EPM240M100I5N)
Paquete CPLD: FBGA de 100 pines
Generador de reloj programable para la entrada de reloj de referencia FPGA
Oscilador de un solo extremo de 50 MHz para la entrada de reloj FPGA y MAX V CPLD

Oscilador de un solo extremo de 100 MHz para la entrada de reloj de configuración MAX V CPLD
Entrada SMA (LVDS)
Memoria:
- Dos dispositivos SDRAM DDR256 de 3 Mbytes (MB) con un bus de datos de 16 bits
- Una SSRAM de 18 Mbits (Mb)
- Un flash sincrónico de 512 Mb
- Una SDRAM LPDDR512 de 2 MB con un bus de datos de 32 bits (en esta placa solo se utiliza un bus de datos de 16 bits)
- Una PROM serial I64C de 2 Kb borrable eléctricamente (EEPROM)

Mecánico: Tablero de tamaño 6.5 x 4.5

Instrucciones de uso del producto

Capítulo 1: Terminadoview

Descripción general

La placa de desarrollo FPGA Cyclone V E está diseñada para proporcionar capacidades de diseño avanzadas con características como la reconfiguración parcial. Ofrece un funcionamiento más rápido, menor consumo de energía y un tiempo de comercialización más rápido en comparación con familias de FPGA anteriores.

Enlaces útiles

Para obtener más información sobre los siguientes temas, consulte los documentos respectivos:

Familia de dispositivos Cyclone V: Manual del dispositivo Cyclone V
Especificación HSMC: Especificación de la tarjeta intermedia de alta velocidad (HSMC)

Capítulo 2: Componentes de la placa

Bloques de componentes de la placa

La placa de desarrollo presenta los siguientes bloques de componentes principales:

Un Cyclone V E FPGA (5CEFA7F31I7N) en un FineLine BGA (FBGA) de 896 pines
Controlador: configuración flash rápida pasiva paralela (FPP)
MAX II CPLD (EPM240M100I5N) en un paquete FBGA de 100 pines
Generador de reloj programable para la entrada de reloj de referencia FPGA
Oscilador de un solo extremo de 50 MHz para la entrada de reloj FPGA y MAX V CPLD

Oscilador de un solo extremo de 100 MHz para la entrada de reloj de configuración MAX V CPLD
Entrada SMA (LVDS)
Memoria:
- Dos dispositivos SDRAM DDR256 de 3 Mbytes (MB) con un bus de datos de 16 bits
- Una SSRAM de 18 Mbits (Mb)
- Un flash sincrónico de 512 Mb
- Una SDRAM LPDDR512 de 2 MB con un bus de datos de 32 bits (en esta placa solo se utiliza un bus de datos de 16 bits)
- Una PROM serial I64C de 2 Kb borrable eléctricamente (EEPROM)

Mecánico

La placa de desarrollo tiene un tamaño de 6.5 x 4.5 pulgadas.

Capítulo 3: Referencia de los componentes de la placa

Esta sección proporciona información detallada sobre cada componente de la placa y su funcionalidad. Consulte el Manual de referencia de la placa de desarrollo FPGA Cyclone V E para obtener más información.

Preguntas frecuentes

P: ¿Dónde puedo encontrar los HSMC más recientes disponibles?

R: Para ver una lista de los HSMC más recientes disponibles o descargar una copia de la especificación HSMC, consulte la página Tarjetas secundarias de la placa de desarrollo de Altera. websitio.

P: ¿Cuáles son los avancestagQué es la placa de desarrollo FPGA Cyclone V E?

R: La placa de desarrollo FPGA Cyclone V E ofrece avances e innovaciones de diseño, como la reconfiguración parcial, que garantizan un funcionamiento más rápido, un menor consumo de energía y un tiempo de comercialización más rápido en comparación con las familias de FPGA anteriores.

P: ¿Dónde puedo encontrar más información sobre la familia de dispositivos Cyclone V?

R: Para obtener más información sobre la familia de dispositivos Cyclone V, consulte el Manual del dispositivo Cyclone V.

P: ¿Cuál es el tamaño de la placa de desarrollo?

R: La placa de desarrollo tiene un tamaño de 6.5 x 4.5 pulgadas.

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Agosto de 2017 Placa de desarrollo FPGA Cyclone V E de Altera Corporation
Manual de referencia

Este documento describe las características de hardware de la placa de desarrollo FPGA Cyclone® V E, incluida la información detallada de referencia de componentes y distribución de pines necesaria para crear diseños FPGA personalizados que interactúen con todos los componentes de la placa.

Encimaview

Descripción general

La placa de desarrollo Cyclone V E FPGA proporciona una plataforma de hardware para desarrollar y crear prototipos de diseños de bajo consumo, alto rendimiento y uso intensivo de lógica utilizando el FPGA Cyclone V E de Altera. La placa proporciona una amplia gama de periféricos e interfaces de memoria para facilitar el desarrollo de diseños Cyclone V E FPGA. Hay disponible un conector de tarjeta intermedia de alta velocidad (HSMC) para agregar funcionalidad adicional a través de una variedad de HSMC disponibles de Altera® y varios socios.

Para ver una lista de los HSMC más recientes disponibles o descargar una copia de la especificación HSMC, consulte la página Tarjetas secundarias de la placa de desarrollo de Altera. websitio.
Los avances e innovaciones en el diseño, como la reconfiguración parcial, garantizan que los diseños implementados en las FPGA Cyclone V E funcionen más rápido, con menor potencia y tengan un tiempo de comercialización más rápido que las familias de FPGA anteriores.

Para obtener más información sobre los siguientes temas, consulte los documentos respectivos:
- Familia de dispositivos Cyclone V, consulte el Manual del dispositivo Cyclone V.
- Especificación HSMC, consulte la Especificación de la tarjeta intermedia de alta velocidad (HSMC).

Bloques de componentes de la placa

La placa de desarrollo presenta los siguientes bloques de componentes principales:

Un Cyclone V E FPGA (5CEFA7F31I7N) en un paquete FineLine BGA (FBGA) de 896 pines
- 149,500 LE
- 56,480 módulos de lógica adaptativa (ALM)
- Memoria M6,860K de 10 Kbit (Kb) y MLAB de 836 Kb
- Siete bucles bloqueados de fase fraccionaria (PLL)
- 312 multiplicadores de 18×18 bits
- 480 entradas/salidas de uso general (GPIO)
- Volumen del núcleo de 1.1 Vtage

Circuito de configuración FPGA
- Configuración serie activa (AS) x1 o AS x4 (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) en un paquete FBGA de 256 pines como controlador del sistema
- Configuración de flash paralelo pasivo rápido (FPP)
- MAX II CPLD (EPM240M100I5N) en un paquete FBGA de 100 pines como parte del USB-BlasterTM II integrado para usar con el programador Quartus® II
Circuito de sincronización
- Generador de reloj programable para la entrada de reloj de referencia FPGA
- Oscilador de un solo extremo de 50 MHz para la entrada de reloj FPGA y MAX V CPLD
- Oscilador de un solo extremo de 100 MHz para la entrada de reloj de configuración MAX V CPLD
- Entrada SMA (LVDS)
Memoria
- Dos dispositivos SDRAM DDR256 de 3 Mbytes (MB) con un bus de datos de 16 bits
- Una SSRAM de 18 Mbits (Mb)
- Un flash sincrónico de 512 Mb
- Una SDRAM LPDDR512 de 2 MB con un bus de datos de 32 bits (en esta placa solo se utiliza un bus de datos de 16 bits)
- Una PROM serial I64C de 2 Kb borrable eléctricamente (EEPROM)
Entrada/salida general del usuario
- LED y pantallas
- Cuatro LED de usuario
- Un LED de carga de configuración
- LED de una configuración realizada
- Un LED de error
- Tres LED de selección de configuración
- Cuatro LED de estado USB-Blaster II integrados
- Tres LED de interfaz HSMC
- Diez LED de Ethernet
- Dos LED de transmisión y recepción de datos UART
- Dos LED TX / RX de interfaz USB-UART
- Un LED de encendido
- Una pantalla LCD de caracteres de dos líneas
Apretar botones
- Un botón de reinicio de CPU
- Un botón de reinicio MAX V
- Un botón de selección de programa
- Un botón de configuración de programa
- Cuatro pulsadores de usuario general
Interruptores DIP
- Cuatro interruptores de control del controlador del sistema MAX V CPLD
- dos jTAG interruptores DIP de control de cadena
- Un interruptor DIP de control del ventilador
- Cuatro interruptores DIP de usuario general
Fuente de alimentación
Entrada de CC de 14 a 20 V (portátil)
Mecánico
Tablero de tamaño 6.5″ x 4.5″

Diagrama de bloques de la placa de desarrollo

La Figura 1–1 muestra un diagrama de bloques de la placa de desarrollo FPGA Cyclone V E.

Manejo de la Junta

Al manipular la placa, es importante observar las siguientes precauciones contra descargas estáticas:

precaución
Sin un manejo antiestático adecuado, la placa puede dañarse. Por lo tanto, tome precauciones de manejo antiestáticas cuando toque la pizarra.

Componentes de la placa

Este capítulo presenta los componentes principales de la placa de desarrollo Cyclone V E FPGA. La Figura 2-1 ilustra las ubicaciones de los componentes y la Tabla 2-1 proporciona una breve descripción de todas las características de los componentes de la placa.

Un conjunto completo de esquemas, una base de datos de diseño físico y GERBER. fileLos archivos para la placa de desarrollo se encuentran en el directorio de documentos del kit de desarrollo Cyclone V E FPGA.

Para obtener información sobre cómo encender la placa e instalar el software de demostración, consulte la Guía del usuario del kit de desarrollo Cyclone V E FPGA.

Este capítulo consta de las siguientes secciones:

“Junta terminadaview"
“Dispositivo destacado: Cyclone V E FPGA” en la página 2–4
“Controlador del sistema MAX V CPLD 5M2210” en la página 2–5
“Configuración FPGA” en la página 2–10
“Circuitos del reloj” en la página 2–18
“Entrada/salida general del usuario” en la página 2–20
“Componentes e interfaces” en la página 2–24
“Memoria” en la página 2–32
“Fuente de alimentación” en la página 2–41

Tablero terminadoview

Esta sección proporciona una descripción generalview de la placa de desarrollo Cyclone V E FPGA, incluida una imagen de la placa anotada y descripciones de los componentes. La figura 2-1 muestra un excesoview de las características del tablero.

La Tabla 2-1 describe los componentes y enumera sus referencias de placa correspondientes.

Tabla 2-1. Componentes de la placa (Parte 1 de 3)

Junta Referencia	Tipo	Descripción
Presentado Dispositivos
U1	FPGA	Ciclón V E FPGA, 5CEFA7F31I7N, FBGA de 896 pines.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, FBGA de 256 pines.
Configuración, Estado, y Elementos de configuración
J4	JTAG encabezado de cadena	Proporciona acceso a la JTAG cadena y desactiva el USB-Blaster II integrado cuando se utiliza un cable USB-Blaster externo.
SW2	JTAG interruptor DIP de control de cadena	Eliminar o incluir dispositivos en el J activoTAG cadena.
J10	Conector USB tipo B	Interfaz USB para programación y depuración de FPGA a través del USB-Blaster II J integradoTAG mediante un cable USB tipo B.

Tabla 2-1. Componentes de la placa (Parte 2 de 3)

Junta Referencia	Tipo	Descripción
SW3	Interruptor DIP de configuración de la placa	Controla las funciones del controlador del sistema MAX V CPLD 5M2210, como la habilitación del reloj, el control de entrada del reloj SMA y qué imagen cargar desde la memoria flash en el encendido.
SW1	Interruptor DIP MSEL	Controla el esquema de configuración en la placa. Los pines 0, 1, 2 y 4 de MSEL se conectan al interruptor DIP mientras que el pin 3 de MSEL se conecta a tierra.
S2	Pulsador de selección de programa	Alterna los LED de selección de programa, que seleccionan la imagen del programa que se carga desde la memoria flash a la FPGA.
S1	Pulsador de configuración del programa	Cargue la imagen desde la memoria flash al FGPA según la configuración de los LED de selección del programa.
D19	LED de configuración realizada	Se ilumina cuando la FPGA está configurada.
D18	LED de carga	Se ilumina cuando el controlador del sistema MAX V CPLD 5M2210 está configurando activamente la FPGA.
D17	LED de error	Se ilumina cuando falla la configuración FPGA desde la memoria flash.
D35	LED de encendido	Se ilumina cuando hay alimentación de 5.0 V.
D25 ~ D27	LED de selección de programa	Se ilumina para mostrar la secuencia de LED que determina qué imagen de memoria flash se carga en la FPGA cuando presiona el botón de selección de programa. Consulte la Tabla 2–6 para conocer la configuración de los LED.
D1 ~ D10	LED de Ethernet	Se ilumina para mostrar la velocidad de conexión, así como la actividad de transmisión o recepción.
D20, D21	LED del puerto HSMC	Puede configurar estos LED para indicar actividad de transmisión o recepción.
D22	LED de puerto HSMC presente	Se ilumina cuando se conecta una tarjeta secundaria al puerto HSMC.
D15, D16	LED USB-UART	Se ilumina cuando el transmisor y el receptor USB-UART están en uso.
D23, D24	LED UART serie	Se ilumina cuando el transmisor y el receptor UART están en uso.
Reloj Circuito
X1	Oscilador programable	Oscilador programable con frecuencias por defecto de 125 MHz. La frecuencia se puede programar mediante la GUI de control de reloj que se ejecuta en el controlador del sistema MAX V CPLD 5M2210.
U4	Oscilador de 50MHz	Oscilador de cristal de 50.000 MHz para lógica de propósito general.
X3	Oscilador de 100MHz	Oscilador de cristal de 100.000 MHz para el controlador del sistema MAX V CPLD 5M2210.
J2, J3	Conectores SMA de entrada de reloj	Conduzca las entradas de reloj compatibles con LVDS al búfer del multiplexor de reloj.
J4	Conector SMA de salida de reloj	Expulse la salida de reloj CMOS de 2.5 V de la FPGA.
General Usuario Entrada/Salida
D28 ~ D31	LED de usuario	Cuatro LED de usuario. Se ilumina cuando se conduce bajo.
SW3	Interruptor DIP de usuario	Interruptores DIP de usuario cuádruple. Cuando el interruptor está en ON, se selecciona un 0 lógico.
S4	Pulsador de reinicio de CPU	Restablezca la lógica FPGA.
S3	Pulsador de reinicio MAX V	Reinicie el controlador del sistema MAX V CPLD 5M2210.
S5 ~ S8	Pulsadores de usuario generales	Cuatro pulsadores de usuario. Conducido bajo cuando se presiona.
Memoria Dispositivos
U7, U8	Memoria DDR3 x32	Dos SDRAM DDR256 de 3 MB con bus de datos de 16 bits.
U9	LPDDR2 x 16 memorias	SDRAM LPDDR 512 de 2 MB con bus de 32 bits; en esta placa solo se utiliza bus de 16 bits.

Tabla 2-1. Componentes de la placa (Parte 3 de 3)

Junta Referencia	Tipo	Descripción
U10	Memoria flash x16	Dispositivos flash síncronos de 512 Mb con bus de datos de 16 bits para memoria no volátil.
U11	Memoria SSRAM x16	RAM síncrona estándar de 18 Mb con bus de datos de 12 bits y paridad de 4 bits.
U12	Memoria EEPROM	EEPROM serie I64C de 2 Mb.
Comunicación Puertos
J1	Puerto HSMC	Proporciona 84 canales CMOS o 17 LVDS según la especificación HSMC.
J11	Puerto Gigabit Ethernet	Conector RJ-45 que proporciona una conexión Ethernet 10/100/1000 a través de un Marvell 88E1111 PHY y la función Altera Triple Speed Ethernet MegaCore basada en FPGA en modo RGMII.
J12	Puerto serie UART	Conector DSUB de 9 pines con transceptor RS-232 para implementar canal UART serial RS-232.
J13	Puerto USB-UART	Conector USB con puente USB a UART para interfaz UART serie.
J15, J16	encabezados de depuración	Dos encabezados de 2×8 para fines de depuración.
Vídeo y Mostrar Puertos
J14	LCD de caracteres	Conector que interactúa con un módulo LCD de 16 caracteres × 2 líneas provisto junto con dos separadores.
Fuerza Suministrar
J17	Toma de entrada DC	Acepta una fuente de alimentación de 14 a 20 V CC.
SW5	Interruptor de encendido	Cambie para encender o apagar la placa cuando la alimentación se suministra desde el conector de entrada de CC.

Dispositivo destacado: Cyclone V E FPGA

La placa de desarrollo Cyclone V E FPGA cuenta con un dispositivo Cyclone V E FPGA 5CEFA7F31I7N (U1) en un paquete FBGA de 896 pines.

Para obtener más información sobre la familia de dispositivos Cyclone V, consulte el Manual del dispositivo Cyclone V.
La Tabla 2–2 describe las características del dispositivo Cyclone V E FPGA 5CEFA7F31I7N.

Tabla 2-2. Características del Cyclone V E FPGA

Limosna	Equivalente Él	M10K RAM Bloques	RAM total (Kbits)	18 bits × 18 bits Multiplicadores	PLL	Paquete Tipo
56,480	149,500	6,860	836	312	7	FBGA de 896 pines

Recursos de E/S
El dispositivo Cyclone V E FPGA 5CEFA7F31I7N tiene un total de 480 E/S de usuario. La Tabla 2-3 enumera el número de pines de E/S de Cyclone V E FPGA y su uso por función en la placa.

Tabla 2-3. Recuento de pines de E/S de Cyclone V E FPGA

Función	E/S Estándar	E/S Contar	Especial Patas
DDR3	SSTL de 1.5 V	71	Un pin diferencial x4 DQS
LPDDR2	HSUL de 1.2 V	37	Un pin diferencial x2 DQS
Flash, SSRAM, EEPROM y MAX V autobús FSM	CMOS de 2.5 V, LVCMOS de 3.3 V	69	—
Puerto HSMC	CMOS de 2.5 V + LVDS	79	17 LVDS, I2C
Puerto Gigabit Ethernet	CMOS de 2.5 V	42	—
USB-Blaster II integrado	CMOS de 2.5 V	20	—
Encabezado de depuración	1.5 V, 2.5 V	20	—
Unidad de control unidireccional (UART)	LVTTL de 3.3 V	4	—
USB-UART	CMOS de 2.5 V	12	—
Apretar botones	CMOS de 2.5 V	5	Un pin DEV_CLRn
Interruptores DIP	CMOS de 2.5 V	4	—
LCD de caracteres	CMOS de 2.5 V	11	—
LED	CMOS de 2.5 V	9	—
Reloj u osciladores	CMOS de 2.5 V + LVDS	12	Un pin de reloj fuera
Total E/S Usado:		395

Controlador del sistema MAX V CPLD 5M2210
La placa utiliza el controlador del sistema 5M2210, un CPLD Altera MAX V, para los siguientes propósitos:

Configuración FPGA desde flash
Medida de potencia
Registros de control y estado para actualización remota del sistema.

La Figura 2–2 ilustra la funcionalidad del controlador del sistema MAX V CPLD 5M2210 y las conexiones del circuito externo como un diagrama de bloques.

Figura 2–2. Diagrama de bloques del controlador del sistema MAX V CPLD 5M2210

La Tabla 2–4 enumera las señales de E/S presentes en el controlador del sistema MAX V CPLD 5M2210. Los nombres y funciones de las señales son relativos al dispositivo MAX V.

Puedes descargar un ex.ample design con ubicaciones de pines y asignaciones completadas de acuerdo con la siguiente tabla de Altera Design Store. En el kit de desarrollo FPGA Cyclone V E, en Design Examparchivos, haga clic en Cyclone V E FPGA Development Kit Baseline Pinout.

Tabla 2–4. Configuración de pines del dispositivo del controlador del sistema MAX V CPLD 5M2210 (Parte 1 de 5)

Junta Referencia (U13)	Esquemático Señal Nombre	E/S Estándar	Descripción
N4	5M2210_JTAG_TMS	3.3-V	MAX VJTAG EMT
E9	CLK50_ES	2.5-V	Habilitación del oscilador de 50 MHz
H12	CLK_CONFIG	2.5-V	Entrada de reloj de configuración de 100 MHz
A15	CLK_ENABLE	2.5-V	Interruptor DIP para habilitar el oscilador del reloj
A13	CLK_SEL	2.5-V	Interruptor DIP para selección de reloj: SMA u oscilador
J12	CLKIN_50_MAXV	2.5-V	Entrada de reloj de 50 MHz
D9	RELOJ_SCL	2.5-V	Oscilador programable reloj I2C
C9	RELOJ_SDA	2.5-V	Datos del oscilador programable I2C
D10	CPU_RESETN	2.5-V	Pulsador de reinicio FPGA
P12	EXTRA_SIG0	2.5-V	Interfaz USB-Blaster II integrada. reservado para uso futuro
T13	EXTRA_SIG1	2.5-V	Interfaz USB-Blaster II integrada. reservado para uso futuro
T15	EXTRA_SIG2	2.5-V	Interfaz USB-Blaster II integrada. reservado para uso futuro
A2	CARGA DE FÁBRICA	2.5-V	Interruptor DIP para cargar el diseño de fábrica o de usuario al encender

Tabla 2–4. Configuración de pines del dispositivo del controlador del sistema MAX V CPLD 5M2210 (Parte 2 de 5)

Junta Referencia (U13)	Esquemático Señal Nombre	E/S Estándar	Descripción
R14	FACTORY_REQUEST	2.5-V	Solicitud USB-Blaster II integrada para enviar el comando FACTORY
N12	ESTADO_FÁBRICA	2.5-V	Estado del comando FACTORY del USB-Blaster II integrado
C8	FAN_FORCE_ON	2.5-V	Interruptor DIP para encender o apagar el ventilador
N7	FLASH_ADVN	2.5-V	Dirección de memoria flash del bus FSM válida
R5	FLASH_CEN	2.5-V	Habilitación del chip de memoria flash del bus FSM
R6	FLASH_CLK	2.5-V	Reloj de memoria flash del bus FSM
M6	FLASH_OEN	2.5-V	Habilitación de salida de memoria flash del bus FSM
T5	FLASH_RDYBSYN	2.5-V	Memoria flash del bus FSM lista
P7	FLASH_RESETN	2.5-V	Restablecimiento de la memoria flash del bus FSM
N6	FLASH_WEN	2.5-V	Habilitación de escritura en memoria flash del bus FSM
K1	FPGA_CONF_DONE	3.3-V	LED de configuración FPGA realizada
D3	FPGA_CONFIG_D0	3.3-V	Datos de configuración de FPGA
C2	FPGA_CONFIG_D1	3.3-V	Datos de configuración de FPGA
C3	FPGA_CONFIG_D2	3.3-V	Datos de configuración de FPGA
E3	FPGA_CONFIG_D3	3.3-V	Datos de configuración de FPGA
D2	FPGA_CONFIG_D4	3.3-V	Datos de configuración de FPGA
E4	FPGA_CONFIG_D5	3.3-V	Datos de configuración de FPGA
D1	FPGA_CONFIG_D6	3.3-V	Datos de configuración de FPGA
E5	FPGA_CONFIG_D7	3.3-V	Datos de configuración de FPGA
F3	FPGA_CONFIG_D8	3.3-V	Datos de configuración de FPGA
E1	FPGA_CONFIG_D9	3.3-V	Datos de configuración de FPGA
F4	FPGA_CONFIG_D10	3.3-V	Datos de configuración de FPGA
F2	FPGA_CONFIG_D11	3.3-V	Datos de configuración de FPGA
F1	FPGA_CONFIG_D12	3.3-V	Datos de configuración de FPGA
F6	FPGA_CONFIG_D13	3.3-V	Datos de configuración de FPGA
G2	FPGA_CONFIG_D14	3.3-V	Datos de configuración de FPGA
G3	FPGA_CONFIG_D15	3.3-V	Datos de configuración de FPGA
K4	FPGA_MAX_DCLK	3.3-V	Reloj de configuración FPGA
J3	FPGA_DCLK	3.3-V	Reloj de configuración FPGA
N1	FPGA_NCONFIG	3.3-V	Configuración FPGA activa
J4	FPGA_NSTATUS	3.3-V	Configuración FPGA lista
H1	FPGA_PR_DONE	3.3-V	Reconfiguración parcial de FPGA realizada
P2	FPGA_PR_ERROR	3.3-V	Error de reconfiguración parcial de FPGA
E2	FPGA_PR_READY	3.3-V	Reconfiguración parcial de FPGA lista
F5	FPGA_PR_REQUEST	3.3-V	Solicitud de reconfiguración parcial de FPGA
L5	FPGA_MAX_NCS	3.3-V	Selección de chip de configuración FPGA
E14	FSM_A1	2.5-V	Bus de direcciones FSM
C14	FSM_A2	2.5-V	Bus de direcciones FSM

Tabla 2–4. Configuración de pines del dispositivo del controlador del sistema MAX V CPLD 5M2210 (Parte 3 de 5)

Junta Referencia (U13)	Esquemático Señal Nombre	E/S Estándar	Descripción
C15	FSM_A3	2.5-V	Bus de direcciones FSM
E13	FSM_A4	2.5-V	Bus de direcciones FSM
E12	FSM_A5	2.5-V	Bus de direcciones FSM
D15	FSM_A6	2.5-V	Bus de direcciones FSM
F14	FSM_A7	2.5-V	Bus de direcciones FSM
D16	FSM_A8	2.5-V	Bus de direcciones FSM
F13	FSM_A9	2.5-V	Bus de direcciones FSM
E15	FSM_A10	2.5-V	Bus de direcciones FSM
E16	FSM_A11	2.5-V	Bus de direcciones FSM
F15	FSM_A12	2.5-V	Bus de direcciones FSM
G14	FSM_A13	2.5-V	Bus de direcciones FSM
F16	FSM_A14	2.5-V	Bus de direcciones FSM
G13	FSM_A15	2.5-V	Bus de direcciones FSM
G15	FSM_A16	2.5-V	Bus de direcciones FSM
G12	FSM_A17	2.5-V	Bus de direcciones FSM
G16	FSM_A18	2.5-V	Bus de direcciones FSM
H14	FSM_A19	2.5-V	Bus de direcciones FSM
H20	FSM_A20	2.5-V	Bus de direcciones FSM
H13	FSM_A21	2.5-V	Bus de direcciones FSM
H16	FSM_A22	2.5-V	Bus de direcciones FSM
J13	FSM_A23	2.5-V	Bus de direcciones FSM
J16	FSM_A24	2.5-V	Bus de direcciones FSM
T2	FSM_A25	2.5-V	Bus de direcciones FSM
P5	FSM_A26	2.5-V	Bus de direcciones FSM
J14	FSM_D0	2.5-V	bus de datos FSM
J15	FSM_D1	2.5-V	bus de datos FSM
K16	FSM_D2	2.5-V	bus de datos FSM
K13	FSM_D3	2.5-V	bus de datos FSM
K15	FSM_D4	2.5-V	bus de datos FSM
K14	FSM_D5	2.5-V	bus de datos FSM
L16	FSM_D6	2.5-V	bus de datos FSM
L11	FSM_D7	2.5-V	bus de datos FSM
L15	FSM_D8	2.5-V	bus de datos FSM
L12	FSM_D9	2.5-V	bus de datos FSM
M16	FSM_D10	2.5-V	bus de datos FSM
L13	FSM_D11	2.5-V	bus de datos FSM
M15	FSM_D12	2.5-V	bus de datos FSM
L14	FSM_D13	2.5-V	bus de datos FSM
N16	FSM_D14	2.5-V	bus de datos FSM

Tabla 2–4. Configuración de pines del dispositivo del controlador del sistema MAX V CPLD 5M2210 (Parte 4 de 5)

Junta Referencia (U13)	Esquemático Señal Nombre	E/S Estándar	Descripción
M13	FSM_D15	2.5-V	bus de datos FSM
B8	HSMA_PRSNTN	2.5-V	Puerto HSMC presente
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG cadena de datos en
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG encadenar datos
P3	JTAG_TCK	3.3-V	JTAG reloj de cadena
P11	M570_RELOJ	2.5-V	Reloj de 25 MHz al USB-Blaster II integrado para enviar el comando FACTORY
M1	M570_JTAG_ES	3.3-V	Señal baja para desactivar el USB-Blaster II integrado
P10	MAX5_BEN0	2.5-V	Habilitación de bytes MAX V del bus FSM 0
R11	MAX5_BEN1	2.5-V	Habilitación de bytes MAX V del bus FSM 1
T12	MAX5_BEN2	2.5-V	Habilitación de bytes MAX V del bus FSM 2
N11	MAX5_BEN3	2.5-V	Habilitación de bytes MAX V del bus FSM 3
T11	MAX5_CLK	2.5-V	Reloj FSM bus MAX V
R10	MAX5_CSN	2.5-V	Selección de chip MAX V del bus FSM
M10	MAX5_OEN	2.5-V	Habilitación de salida MAX V del bus FSM
N10	MAX5_WEN	2.5-V	Habilitación de escritura MAX V del bus FSM
E11	MAX_CONF_DONEN	2.5-V	LED de configuración USB-Blaster II integrada realizada
A4	MÁX_ERROR	2.5-V	LED de error de configuración de FPGA
A6	CARGA MAXIMA	2.5-V	LED activo de configuración FPGA
M9	MAX_RESETN	2.5-V	Pulsador de reinicio MAX V
B7	DEMASIADO CALOR	2.5-V	Habilitación del ventilador del monitor de temperatura
D12	PGM_CONFIG	2.5-V	Cargue la imagen de la memoria flash identificada por los LED de PGM
B14	PGM_LED0	2.5-V	Indicador de selección de PGM de memoria flash 0
C13	PGM_LED1	2.5-V	Indicador de selección de PGM de memoria flash 1
B16	PGM_LED2	2.5-V	Indicador de selección de PGM de memoria flash 2
B13	PGM_SEL	2.5-V	Alterna la secuencia de LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-V	Selección de chip de configuración AS
G1	PSAS_DCLK	3.3-V	Reloj de configuración AS
G4	PSAS_CONF_DONE	3.3-V	Configuración AS realizada
H2	PSAS_CONFIGn	3.3-V	Configuración AS activa
G5	PSAS_DATOS1	3.3-V	Datos de configuración AS
H3	PSAS_DATA0_ASD0	3.3-V	Datos de configuración AS
J1	PSAS_CEn	3.3-V	Habilitación del chip de configuración AS
R12	MODO DE SEGURIDAD	2.5-V	Interruptor DIP para que el USB-Blaster II integrado envíe el comando FACTORY al encender
E7	SENTIDO_CS0N	2.5-V	Selección de chip de monitor de energía
A5	SENTIDO_SCK	2.5-V	Reloj SPI del monitor de energía
D7	SENTIDO_SDI	2.5-V	Datos SPI del monitor de energía en
B6	SENTIDO_SDO	2.5-V	Salida de datos SPI del monitor de energía

Tabla 2–4. Configuración de pines del dispositivo del controlador del sistema MAX V CPLD 5M2210 (Parte 5 de 5)

Junta Referencia (U13)	Esquemático Señal Nombre	E/S Estándar	Descripción
M13	FSM_D15	2.5-V	bus de datos FSM
B8	HSMA_PRSNTN	2.5-V	Puerto HSMC presente
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG cadena de datos en
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG encadenar datos
P3	JTAG_TCK	3.3-V	JTAG reloj de cadena
P11	M570_RELOJ	2.5-V	Reloj de 25 MHz al USB-Blaster II integrado para enviar el comando FACTORY
M1	M570_JTAG_ES	3.3-V	Señal baja para desactivar el USB-Blaster II integrado
P10	MAX5_BEN0	2.5-V	Habilitación de bytes MAX V del bus FSM 0
R11	MAX5_BEN1	2.5-V	Habilitación de bytes MAX V del bus FSM 1
T12	MAX5_BEN2	2.5-V	Habilitación de bytes MAX V del bus FSM 2
N11	MAX5_BEN3	2.5-V	Habilitación de bytes MAX V del bus FSM 3
T11	MAX5_CLK	2.5-V	Reloj FSM bus MAX V
R10	MAX5_CSN	2.5-V	Selección de chip MAX V del bus FSM
M10	MAX5_OEN	2.5-V	Habilitación de salida MAX V del bus FSM
N10	MAX5_WEN	2.5-V	Habilitación de escritura MAX V del bus FSM
E11	MAX_CONF_DONEN	2.5-V	LED de configuración USB-Blaster II integrada realizada
A4	MÁX_ERROR	2.5-V	LED de error de configuración de FPGA
A6	CARGA MAXIMA	2.5-V	LED activo de configuración FPGA
M9	MAX_RESETN	2.5-V	Pulsador de reinicio MAX V
B7	DEMASIADO CALOR	2.5-V	Habilitación del ventilador del monitor de temperatura
D12	PGM_CONFIG	2.5-V	Cargue la imagen de la memoria flash identificada por los LED de PGM
B14	PGM_LED0	2.5-V	Indicador de selección de PGM de memoria flash 0
C13	PGM_LED1	2.5-V	Indicador de selección de PGM de memoria flash 1
B16	PGM_LED2	2.5-V	Indicador de selección de PGM de memoria flash 2
B13	PGM_SEL	2.5-V	Alterna la secuencia de LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-V	Selección de chip de configuración AS
G1	PSAS_DCLK	3.3-V	Reloj de configuración AS
G4	PSAS_CONF_DONE	3.3-V	Configuración AS realizada
H2	PSAS_CONFIGn	3.3-V	Configuración AS activa
G5	PSAS_DATOS1	3.3-V	Datos de configuración AS
H3	PSAS_DATA0_ASD0	3.3-V	Datos de configuración AS
J1	PSAS_CEn	3.3-V	Habilitación del chip de configuración AS
R12	MODO DE SEGURIDAD	2.5-V	Interruptor DIP para que el USB-Blaster II integrado envíe el comando FACTORY al encender
E7	SENTIDO_CS0N	2.5-V	Selección de chip de monitor de energía
A5	SENTIDO_SCK	2.5-V	Reloj SPI del monitor de energía
D7	SENTIDO_SDI	2.5-V	Datos SPI del monitor de energía en
B6	SENTIDO_SDO	2.5-V	Salida de datos SPI del monitor de energía

Configuración de FPGA

Esta sección describe los métodos de programación de dispositivos FPGA, memoria flash y controlador del sistema MAX V CPLD 5M2210 admitidos por la placa de desarrollo Cyclone V E FPGA.

La placa de desarrollo Cyclone V E FPGA admite los siguientes métodos de configuración:

USB-Blaster II integrado es el método predeterminado para configurar la FPGA utilizando el programador Quartus II en JTAG modo con el cable USB suministrado.
Descarga de memoria flash para configurar la FPGA usando imágenes almacenadas en la memoria flash al encender o presionar el botón de configuración del programa (S1).

USB-Blaster externo para configurar la FPGA usando un USB-Blaster externo que se conecta al JTAG cabezal de cadena (J4).
Dispositivo EPCQ para configuración FPGA serie o cuádruple que admite esquemas de configuración AS x1 o AS x4.

Programación FPGA sobre USB-Blaster II integrado
Este método de configuración implementa un conector USB tipo B (J10), un dispositivo PHY USB 2.0 (U18) y un CPLD Altera MAX II EPM570GF100I5N (U16) para permitir la configuración de FPGA mediante un cable USB. Este cable USB se conecta directamente entre el conector USB tipo B de la placa y un puerto USB de una PC que ejecuta el software Quartus II.
El USB-Blaster II integrado en el MAX II CPLD EPM570GF100I5N normalmente domina el JTAG cadena.

La figura 2-3 ilustra la JTAG cadena.

La jTAG El interruptor DIP de control de cadena (SW2) controla los puentes que se muestran en la Figura 2–3.
Para conectar un dispositivo o interfaz en la cadena, su correspondiente interruptor debe estar en posición OFF. Deslice todos los interruptores a la posición ON para tener solo la FPGA en la cadena.

El controlador del sistema MAX V CPLD 5M2210 debe estar en la posición J.TAG cadena para utilizar algunas de las interfaces GUI.

La Tabla 2–5 enumera los nombres de las señales esquemáticas PHY de USB 2.0 y sus números de pin correspondientes de Cyclone V E FPGA.

Tabla 2-5. Nombres y funciones de las señales esquemáticas de USB 2.0 PHY (Parte 1 de 2)

Referencia del tablero (Sub 18)	Esquemático Señal Nombre	Ciclón VE Número de pin FPGA	E/S Estándar	Descripción
C1	24M_XTALIN	—	3.3-V	Entrada de oscilador de cristal
C2	24M_XTALOUT	—	3.3-V	Salida del oscilador de cristal
E1	FX2_D_N	—	3.3-V	Datos físicos USB 2.0
E2	FX2_D_P	—	3.3-V	Datos físicos USB 2.0
H7	FX2_FLAGA	—	3.3-V	Estado de salida FIFO esclava

Tabla 2-5. Nombres y funciones de las señales esquemáticas de USB 2.0 PHY (Parte 2 de 2)

Referencia del tablero (Sub 18)	Esquemático Señal Nombre	Ciclón VE Número de pin FPGA	E/S Estándar	Descripción
G7	FX2_FLAGB	—	3.3-V	Estado de salida FIFO esclava
H8	FX2_FLAGC	—	3.3-V	Estado de salida FIFO esclava
G6	FX2_PA1	—	3.3-V	Interfaz USB 2.0 PHY puerto A
F8	FX2_PA2	—	3.3-V	Interfaz USB 2.0 PHY puerto A
F7	FX2_PA3	—	3.3-V	Interfaz USB 2.0 PHY puerto A
F6	FX2_PA4	—	3.3-V	Interfaz USB 2.0 PHY puerto A
C8	FX2_PA5	—	3.3-V	Interfaz USB 2.0 PHY puerto A
C7	FX2_PA6	—	3.3-V	Interfaz USB 2.0 PHY puerto A
C6	FX2_PA7	—	3.3-V	Interfaz USB 2.0 PHY puerto A
H3	FX2_PB0	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
F4	FX2_PB1	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
H4	FX2_PB2	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
G4	FX2_PB3	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
H5	FX2_PB4	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
G5	FX2_PB5	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
F5	FX2_PB6	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
H6	FX2_PB7	—	3.3-V	Interfaz del puerto B USB 2.0 PHY
A8	FX2_PD0	—	3.3-V	Interfaz USB 2.0 PHY puerto D
A7	FX2_PD1	—	3.3-V	Interfaz USB 2.0 PHY puerto D
B6	FX2_PD2	—	3.3-V	Interfaz USB 2.0 PHY puerto D
A6	FX2_PD3	—	3.3-V	Interfaz USB 2.0 PHY puerto D
B3	FX2_PD4	—	3.3-V	Interfaz USB 2.0 PHY puerto D
A3	FX2_PD5	—	3.3-V	Interfaz USB 2.0 PHY puerto D
C3	FX2_PD6	—	3.3-V	Interfaz USB 2.0 PHY puerto D
A2	FX2_PD7	—	3.3-V	Interfaz USB 2.0 PHY puerto D
B8	FX2_RESETN	V21	3.3-V	Restablecimiento completo del USB-Blaster integrado
F3	FX2_SCL	—	3.3-V	Reloj serie USB 2.0 PHY
G3	FX2_SDA	—	3.3-V	Datos serie USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-V	Leer luz estroboscópica para esclavo FIFO
B1	FX2_SLWRN	—	3.3-V	Escribir luz estroboscópica para esclavo FIFO
B7	FX2_WAKEUP	—	3.3-V	Señal de activación USB 2.0 PHY
G2	USB_CLK	AA23	3.3-V	Reloj de interfaz USB 2.0 PHY de 48 MHz

Programación FPGA desde memoria flash

La programación de la memoria flash es posible mediante una variedad de métodos. El método predeterminado es utilizar el diseño de fábrica: Portal de actualización de placa. Este diseño es un incrustado webservidor, que sirve al Portal de Actualización de la Junta web Pagina. La web La página le permite seleccionar nuevos diseños de FPGA que incluyen hardware, software o ambos en un S-Record estándar de la industria File (.flash) y escriba el diseño en la página de hardware del usuario (página 1) de la memoria flash a través de la red.

El método secundario consiste en utilizar el diseño del cargador flash paralelo (PFL) prediseñado incluido en el kit de desarrollo. La placa de desarrollo implementa la megafunción Altera PFL para la programación de memoria flash. La megafunción PFL es un bloque de lógica que se programa en un dispositivo lógico programable de Altera (FPGA o CPLD). El PFL funciona como una utilidad para escribir en un dispositivo de memoria flash compatible. Este diseño prediseñado contiene la megafunción PFL que le permite escribir la página 0, la página 1 u otras áreas de la memoria flash a través de la interfaz USB utilizando el software Quartus II. Este método se utiliza para restaurar la placa de desarrollo a su configuración predeterminada de fábrica.

También se pueden utilizar otros métodos para programar la memoria flash, incluido el procesador Nios® II.

Para obtener más información sobre el procesador Nios II, consulte la página del procesador Nios II de Altera. websitio.
Al encenderlo o al presionar el botón de configuración del programa, PGM_CONFIG (S1), el PFL del controlador del sistema MAX V CPLD 5M2210 configura la FPGA desde la memoria flash. La megafunción PFL lee datos de 16 bits de la memoria flash y los convierte al formato paralelo pasivo rápido (FPP). Estos datos de 16 bits luego se escriben en los pines de configuración dedicados en la FPGA durante la configuración.
Al presionar el botón PGM_CONFIG (S1), se carga la FPGA con una página de hardware basada en la cual se ilumina PGM_LED[2:0] (D25, D26, D27). La Tabla 2–6 enumera el diseño que se carga cuando presiona el botón PGM_CONFIG.

Tabla 2-6. Configuración de PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Diseño
ON	APAGADO	APAGADO	Hardware de fábrica
APAGADO	ON	APAGADO	Hardware de usuario 1
APAGADO	APAGADO	ON	Hardware de usuario 2

La Figura 2–4 muestra la configuración de PFL.

Para obtener más información sobre los siguientes temas, consulte los documentos respectivos:

Portal de actualización de la placa, diseño de PFL y almacenamiento de mapas de memoria flash, consulte la Guía del usuario del kit de desarrollo Cyclone V E FPGA.
Megafunción PFL, consulte la Guía del usuario de la megafunción Parallel Flash Loader.

Programación FPGA sobre USB-Blaster externo
La jTAG El encabezado de cadena proporciona otro método para configurar la FPGA utilizando un dispositivo USB-Blaster externo con el programador Quartus II ejecutándose en una PC. Para evitar la discordia entre el JTAG masters, el USB-Blaster incorporado se desactiva automáticamente cuando conecta un USB-Blaster externo al JTAG cadena a través de la JTAG encabezado de cadena.

Programación FPGA usando EPCQ
El dispositivo ECPQ de bajo costo con memoria no volátil presenta una interfaz simple de seis pines y un factor de forma pequeño. El ECPQ admite los modos AS x1 y x4. De forma predeterminada, esta placa tiene un esquema de configuración FPP. Para establecer el esquema de configuración en modo AS, es necesario volver a trabajar la resistencia. Configure la configuración de MSEL utilizando el interruptor DIP de MSEL (SW1) para cambiar el esquema de configuración.

La Figura 2-5 muestra la conexión entre el EPCQ y el Cyclone V E FPGA.

Figura 2–5. Configuración EPCQ

Elementos de estado
La placa de desarrollo incluye LED de estado. Esta sección describe los elementos de estado.

La Tabla 2–7 enumera las referencias, los nombres y las descripciones funcionales de las placas LED.

Tabla 2–7. LED específicos de la placa (Parte 1 de 2)

Junta Referencia	Esquemático Señal Nombre	E/S Estándar	Descripción
D35	Fuerza	5.0-V	LED azul. Se ilumina cuando la alimentación de 5.0 V está activa.
D19	MAX_CONF_DONEn	2.5-V	LED verde. Se ilumina cuando la FPGA se configura correctamente. Impulsado por el controlador del sistema MAX V CPLD 5M2210.
D17	MÁX_ERROR	2.5-V	LED rojo. Se ilumina cuando el controlador del sistema MAX V CPLD 5M2210 no puede configurar la FPGA. Impulsado por el controlador del sistema MAX V CPLD 5M2210.
D18	CARGA MAXIMA	2.5-V	LED verde. Se ilumina cuando el controlador del sistema MAX V CPLD 5M2210 está configurando activamente la FPGA. Impulsado por el controlador del sistema MAX V CPLD 5M2210.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-V	LED verdes. Se ilumina para indicar qué página de hardware se carga desde la memoria flash cuando presiona el botón PGM_SEL.

Tabla 2–7. LED específicos de la placa (Parte 2 de 2)

Junta Referencia	Esquemático Señal Nombre	E/S Estándar	Descripción
D11, D12 D13, D14	JTAG_RX, J.TAG_TX SC_RX, SC_TX	2.5-V	LED verdes. Se ilumina para indicar las actividades de recepción y transmisión del USB-Blaster II.
D1	ENETA_LED_TX	2.5-V	LED verde. Se ilumina para indicar actividad de transmisión Ethernet PHY. Impulsado por Marvell 88E1111 PHY.
D2	ENETA_LED_RX	2.5-V	LED verde. Se ilumina para indicar actividad de recepción PHY de Ethernet. Impulsado por Marvell 88E1111 PHY.
D5	ENETA_LED_LINK10	2.5-V	LED verde. Se ilumina para indicar Ethernet vinculado a una velocidad de conexión de 10 Mbps. Impulsado por Marvell 88E1111 PHY.
D4	ENETA_LED_LINK100	2.5-V	LED verde. Se ilumina para indicar Ethernet vinculado a una velocidad de conexión de 100 Mbps. Impulsado por Marvell 88E1111 PHY.
D3	ENETA_LED_LINK1000	2.5-V	LED verde. Se ilumina para indicar Ethernet vinculado a una velocidad de conexión de 1000 Mbps. Impulsado por Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-V	LED verde. Se ilumina para indicar actividad de transmisión Ethernet PHY B. Impulsado por Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-V	LED verde. Se ilumina para indicar actividad de recepción de Ethernet PHY B. Impulsado por Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-V	LED verde. Se ilumina para indicar Ethernet B vinculado a una velocidad de conexión de 10 Mbps. Impulsado por Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-V	LED verde. Se ilumina para indicar Ethernet B vinculado a una velocidad de conexión de 100 Mbps. Impulsado por Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-V	LED verde. Se ilumina para indicar Ethernet B vinculado a una velocidad de conexión de 1000 Mbps. Impulsado por Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-V	LED verde. Se ilumina para indicar las actividades de recepción y transmisión de USB_UART.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-V	LED verde. Se ilumina para indicar las actividades de recepción y transmisión de UART.
D3	HSMA_PRSNTn	3.3-V	LED verde. Se ilumina cuando el puerto HSMC tiene una placa o un cable enchufado de modo que el pin 160 esté conectado a tierra. Impulsado por la tarjeta complementaria.

Elementos de configuración
La placa de desarrollo incluye varios tipos diferentes de elementos de configuración. Esta sección describe los siguientes elementos de configuración:

Interruptor DIP de configuración de la placa
JTAG interruptor DIP de configuración
Pulsador de reinicio de CPU
Pulsador de reinicio MAX V
Pulsador de configuración del programa
Pulsador de selección de programa

Para obtener más información sobre la configuración predeterminada de los interruptores DIP, consulte la Guía del usuario del kit de desarrollo Cyclone V E FPGA.

Interruptor DIP de configuración de la placa
El interruptor DIP de configuración de la placa (SW4) controla varias funciones específicas de la placa y el diseño lógico del controlador del sistema MAX V CPLD 5M2210. La Tabla 2–8 enumera los controles y descripciones de los interruptores.

Tabla 2–8. Configuración de la placa Controles del interruptor DIP

Cambiar	Esquemático Señal Nombre	Descripción
1	CLK_SEL	ON: Selecciona el reloj del oscilador programable. APAGADO: Seleccione el reloj de entrada SMA
2	CLK_ENABLE	ON: Desactiva el oscilador integrado. APAGADO: Habilita el oscilador integrado
3	CARGA DE FÁBRICA	ENCENDIDO: carga el diseño de usuario desde la memoria flash al encender APAGADO: carga el diseño de fábrica desde la memoria flash al encender
4	MODO DE SEGURIDAD	ENCENDIDO: El USB-Blaster II integrado envía el comando FACTORY al encenderse. APAGADO: El USB-Blaster II integrado no envía el comando FACTORY al encenderse.

JTAG Interruptor DIP de control de cadena
La jTAG El interruptor DIP de control de cadena (SW2) elimina o incluye dispositivos en el J activoTAG cadena. El Cyclone V E FPGA siempre está en la posición JTAG cadena. La Tabla 2–9 enumera los controles del interruptor y sus descripciones.

Tabla 2–9. jTAG Interruptor DIP de control de cadena

Cambiar	Esquemático Señal Nombre	Descripción
1	5M2210_JTAG_ES	ENCENDIDO: Bypass MAX V CPLD 5M2210 Controlador del sistema APAGADO: Controlador del sistema MAX V CPLD 5M2210 en cadena
2	HSMC_JTAG_ES	ENCENDIDO: Omitir puerto HSMC APAGADO: puerto HSMC en cadena
3	FAN_FORCE_ON	ON: Habilitar ventilador APAGADO: Desactivar ventilador
4	RESERVADO	Reservado

Pulsador de reinicio de CPU
El botón pulsador de reinicio de la CPU, CPU_RESETn (S4), es una entrada al pin Cyclone V E FPGA DEV_CLRn y es una E/S de drenaje abierto del controlador del sistema MAX V CPLD. Este botón es el reinicio predeterminado para la lógica FPGA y CPLD. El controlador del sistema MAX V CPLD 5M2210 también acciona este botón durante el reinicio de encendido (POR).

Pulsador de reinicio MAX V
El botón pulsador de reinicio de MAX V, MAX_RESETn (S3), es una entrada al controlador del sistema MAX V CPLD 5M2210. Este botón es el reinicio predeterminado para la lógica CPLD.

Pulsador de configuración del programa
El botón pulsador de configuración del programa, PGM_CONFIG (S1), es una entrada al controlador del sistema MAX V CPLD 5M2210. Esta entrada fuerza una reconfiguración de FPGA desde la memoria flash. La ubicación en la memoria flash se basa en la configuración de PGM_LED[2:0], que se controla mediante el botón de selección de programa, PGM_SEL. Las configuraciones válidas incluyen PGM_LED0, PGM_LED1 o PGM_LED2 en las tres páginas de la memoria flash reservadas para diseños FPGA.

Pulsador de selección de programa
El botón pulsador de selección de programa, PGM_SEL (S2), es una entrada al controlador del sistema MAX V CPLD 5M2210. Este botón alterna la secuencia PGM_LED[2:0] que selecciona qué ubicación en la memoria flash se utiliza para configurar la FPGA. Consulte la Tabla 2–6 para conocer las definiciones de secuencia PGM_LED[2:0].

Circuitos de reloj
Esta sección describe las entradas y salidas de reloj de la placa.

Osciladores a bordo
La placa de desarrollo incluye osciladores con una frecuencia de 50 MHz, 100 MHz y un oscilador programable.

La Figura 2-6 muestra las frecuencias predeterminadas de todos los relojes externos que van a la placa de desarrollo Cyclone V E FPGA.

Figura 2–6. Relojes de placa de desarrollo Cyclone V E FPGA

La Tabla 2-10 enumera los osciladores, su estándar de E/S y su volumen.tagEs necesario para la placa de desarrollo.

Tabla 2-10. Osciladores a bordo

Fuente	Esquemático Señal Nombre	Frecuencia	E/S Estándar	Ciclón VE Número de pin FPGA	Solicitud
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Unipolar	L14	Borde superior y derecho
U4	CLKIN_50_FPGA_RIGHT	50.000 MHz	Unipolar	P22	Borde superior y derecho
X3	CLK_CONFIG	100.000 MHz	CMOS de 2.5 V	—	Configuración rápida de FPGA
X1 y U3 (búfer)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Borde superior e inferior
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Entrada/salida de reloj externo
La placa de desarrollo tiene relojes de entrada y salida que se pueden conectar a la placa. Los relojes de salida se pueden programar en diferentes niveles y estándares de E/S según las especificaciones del dispositivo FPGA.

La Tabla 2–11 enumera las entradas de reloj para la placa de desarrollo.

Tabla 2-11. Entradas de reloj externas

Fuente	Señal esquemática Nombre	E/S Estándar	Ciclón V E Pasador FPGA Número	Descripción
AME	CLKIN_SMA_P	LVDS	—	Entrada al búfer de distribución LVDS.
AME	CLKIN_SMA_N	LVDS	—	Entrada al búfer de distribución LVDS.
Samtec HSMC	HSMA_CLK_IN0	2.5-V	AB16	Entrada de un solo extremo desde el cable o placa HSMC instalado.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5 V	AB14	Entrada LVDS desde el cable o placa HSMC instalado. También puede admitir 2 entradas LVTTL.
Samtec HSMC	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	Entrada LVDS desde el cable o placa HSMC instalado. También puede admitir 2 entradas LVTTL.
Samtec HSMC	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

La Tabla 2–12 enumera las salidas de reloj para la placa de desarrollo.

Tabla 2-12. Salidas de reloj externas

Fuente	Señal esquemática Nombre	E/S Estándar	Ciclón V E Pasador FPGA Número	Descripción
Samtec HSMC	HSMA_CLK_OUT0	CMOS de 2.5 V	AJ14	Salida FPGA CMOS (o GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5 V CMOS	AE22	Salida LVDS. También puede admitir salidas 2x CMOS.
Samtec HSMC	HSMA_CLK_OUT_N1	LVDS/2.5 V CMOS	AF23	Salida LVDS. También puede admitir salidas 2x CMOS.
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5 V CMOS	AG23	Salida LVDS. También puede admitir salidas 2x CMOS.
Samtec HSMC	HSMA_CLK_OUT_N2	LVDS/2.5 V CMOS	AH22	Salida LVDS. También puede admitir salidas 2x CMOS.
AME	CLKOUT_SMA	CMOS de 2.5 V	F9	Salida FPGA CMOS (o GPIO)

Entrada/salida general del usuario
Esta sección describe la interfaz de E/S de usuario para la FPGA, incluidos los botones pulsadores, los interruptores DIP, los LED y la pantalla LCD de caracteres.

Botones pulsadores definidos por el usuario
La placa de desarrollo incluye tres botones definidos por el usuario. Para obtener información sobre el sistema y los botones de reinicio seguro, consulte “Elementos de configuración” en la página 2–16. Las referencias de placa S5, S6, S7 y S8 son botones pulsadores para controlar los diseños FPGA que se cargan en el dispositivo Cyclone V E FPGA. Cuando presiona y mantiene presionado el interruptor, el pin del dispositivo se establece en 0 lógico; cuando suelta el interruptor, el pin del dispositivo se establece en lógica 1. No hay funciones específicas de la placa para estos botones pulsadores de usuario generales.

La Tabla 2-13 enumera los nombres de las señales esquemáticas de los botones pulsadores definidos por el usuario y sus correspondientes números de pin del Cyclone V E FPGA.

Tabla 2-13. Nombres y funciones de señales esquemáticas de botones definidos por el usuario

Junta Referencia	Esquemático Señal Nombre	Pin ciclón V E FPGA Número	E/S Estándar
S5	USUARIO_PB0	AB12	2.5-V
S6	USUARIO_PB1	AB13	2.5-V
S7	USUARIO_PB2	AF13	2.5-V
S8	USUARIO_PB3	AG12	2.5-V

Interruptor DIP definido por el usuario
La referencia de la placa SW3 es un interruptor DIP de cuatro pines. Este interruptor está definido por el usuario y proporciona control de entrada FPGA adicional. Cuando el interruptor está en la posición APAGADO, se selecciona un 1 lógico. Cuando el interruptor está en la posición ON, se selecciona un 0 lógico. No hay funciones específicas de la placa para este interruptor.

La Tabla 2-14 enumera los nombres de señales esquemáticas de los interruptores DIP definidos por el usuario y sus correspondientes números de pin del Cyclone V E FPGA.

Tabla 2-14. Nombres y funciones de señales esquemáticas del interruptor DIP definido por el usuario

Junta Referencia	Esquemático Señal Nombre	Pin ciclón V E FPGA Número	E/S Estándar
S5	USUARIO_PB0	AB12	2.5-V
S6	USUARIO_PB1	AB13	2.5-V
S7	USUARIO_PB2	AF13	2.5-V
S8	USUARIO_PB3	AG12	2.5-V

LED definidos por el usuario
La placa de desarrollo incluye LED generales y definidos por el usuario HSMC. Esta sección describe todos los LED definidos por el usuario. Para obtener información sobre los LED de estado o específicos de la placa, consulte “Elementos de estado” en la página 2–15.

LED generales
Las referencias de placa D28 a D31 son cuatro LED definidos por el usuario. Las señales de estado y depuración se envían a los LED desde los diseños cargados en el Cyclone V E FPGA. Al activar un 0 lógico en el puerto de E/S se enciende el LED, mientras que al activar un 1 lógico se apaga el LED. No hay funciones específicas de la placa para estos LED.

La Tabla 2-15 enumera los nombres de las señales esquemáticas de LED generales y sus números de pines correspondientes del Cyclone V E FPGA.

Tabla 2-15. Nombres y funciones generales de las señales esquemáticas de LED

Junta Referencia	Esquemático Nombre de la señal	Ciclón V E FPGA Número PIN	E/S Estándar
D28	USUARIO_LED0	AK3	2.5-V
D29	USUARIO_LED1	AJ4	2.5-V
D30	USUARIO_LED2	AJ5	2.5-V
D31	USUARIO_LED3	AK6	2.5-V

LED HSMC
Las referencias de placa D20 y D21 son LED para el puerto HSMC. No hay funciones específicas de la placa para los LED HSMC. Los LED están etiquetados como TX y RX y están destinados a mostrar el flujo de datos hacia y desde las tarjetas secundarias conectadas. Los LED son controlados por el dispositivo Cyclone V E FPGA.

La Tabla 2-16 enumera los nombres de las señales esquemáticas de LED del HSMC y sus números de pines correspondientes del Cyclone V E FPGA.

Tabla 2-16. Nombres y funciones de las señales esquemáticas LED de HSMC

Junta Referencia	Esquemático Nombre de la señal	Pin ciclón V E FPGA Número	E/S Estándar
D1	HSMC_RX_LED	AH12	2.5-V
D2	HSMC_TX_LED	AH11	2.5-V

LCD de caracteres
La placa de desarrollo incluye un único encabezado de doble fila de 14 pines con paso de 0.1 ″ que interactúa con una pantalla LCD Lumex de 2 líneas × 16 caracteres. La pantalla LCD de caracteres tiene un receptáculo de 14 pines que se monta directamente en el cabezal de 14 pines de la placa, por lo que se puede quitar fácilmente para acceder a los componentes debajo de la pantalla. También puede utilizar el encabezado para depurar u otros fines.

La Tabla 2-17 resume las asignaciones de pines del LCD de caracteres. Los nombres y direcciones de las señales son relativos al dispositivo Cyclone V E FPGA.

Tabla 2-17. Asignaciones de pines de LCD de caracteres, nombres de señales esquemáticas y funciones

Junta Referencia (J14)	Nombre de la señal esquemática	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
7	LCD_DATOS0	AJ7	2.5-V	bus de datos LCD
8	LCD_DATOS1	AK7	2.5-V	bus de datos LCD
9	LCD_DATOS2	AJ8	2.5-V	bus de datos LCD
10	LCD_DATOS3	AK8	2.5-V	bus de datos LCD
11	LCD_DATOS4	AF9	2.5-V	bus de datos LCD
12	LCD_DATOS5	AG9	2.5-V	bus de datos LCD
13	LCD_DATOS6	AH9	2.5-V	bus de datos LCD
14	LCD_DATOS7	AJ9	2.5-V	bus de datos LCD

Tabla 2-17. Asignaciones de pines de LCD de caracteres, nombres de señales esquemáticas y funciones

Junta Referencia (J14)	Nombre de la señal esquemática	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
4	LCD_D_Cn	AK11	2.5-V	Datos LCD o selección de comando
5	LCD_WEn	AK10	2.5-V	Habilitación de escritura LCD
6	LCD_CSn	AJ12	2.5-V	Selección de chip LCD

La Tabla 2-18 enumera las definiciones de pines de LCD y es un extracto de la hoja de datos de Lumex.

Tabla 2-18. Definiciones y funciones de los pines del LCD

Alfiler Número	Símbolo	Nivel	Función
1	VDD	—	Fuente de alimentación	5 V
2	VSS	—		TIERRA (0 V)
3	V₀	—		Para unidad LCD
4	RS	H / L	Señal de selección de registro H: entrada de datos L: entrada de instrucciones
5	R/W	H / L	H: Lectura de datos (módulo a MPU) L: escritura de datos (MPU al módulo)
6	E	H, H a L	Permitir
7–14	DB0–DB7	H / L	Bus de datos: modo de 4 u 8 bits seleccionable por software

Para obtener más información, como tiempos, mapas de caracteres, pautas de interfaz y otra documentación relacionada, visite www.lumex.com.

Encabezado de depuración
Esta placa de desarrollo incluye dos encabezados de depuración de 2×8 para fines de depuración. Las E/S de FPGA se dirigen directamente al encabezado para pruebas de diseño, depuración o verificación rápida.

La Tabla 2-19 resume las asignaciones de pines del encabezado de depuración, los nombres de las señales y las funciones.

Tabla 2-19. Asignaciones de pines de encabezado de depuración, nombres de señales esquemáticas y funciones (Parte 1 de 2)

Junta Referencia	Señal esquemática Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
Depurar Encabezado (J15)
1	ENCABEZADO_D0	H21	1.5-V	Señal de un solo extremo solo para fines de depuración
5	ENCABEZADO_D1	G21	1.5-V	Señal de un solo extremo solo para fines de depuración
9	ENCABEZADO_D2	G22	1.5-V	Señal de un solo extremo solo para fines de depuración
13	ENCABEZADO_D3	E26	1.5-V	Señal de un solo extremo solo para fines de depuración
4	ENCABEZADO_D4	E25	1.5-V	Señal de un solo extremo solo para fines de depuración
8	ENCABEZADO_D5	C27	1.5-V	Señal de un solo extremo solo para fines de depuración
12	ENCABEZADO_D6	C26	1.5-V	Señal de un solo extremo solo para fines de depuración

Tabla 2-19. Asignaciones de pines de encabezado de depuración, nombres de señales esquemáticas y funciones (Parte 2 de 2)

Junta Referencia	Señal esquemática Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
16	ENCABEZADO_D7	B27	1.5-V	Señal de un solo extremo solo para fines de depuración
Depurar Encabezado (J16)
1 y 2	HEADER_P0 y HEADER_N0	H25 y H26	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
3 y 4	HEADER_P1 y ENCABEZADO_N1	P20 y N20	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
7 y 8	HEADER_P2 y HEADER_N2	J22 y J23	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
9 y 10	HEADER_P3 y HEADER_N3	D28 y D29	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
13 y 14	HEADER_P4 y HEADER_N4	E27 y D27	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
15 y 16	HEADER_P5 y HEADER_N5	H24 y J25	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración

Componentes e interfaces
Esta sección describe los puertos de comunicación y las tarjetas de interfaz de la placa de desarrollo en relación con el dispositivo Cyclone V E FPGA. La placa de desarrollo admite los siguientes puertos de comunicación:

UART serie RS-232
10 / 100 / 1000 Ethernet
Centro de Gestión de Riesgos de HSMC
USB-UART

10 / 100 / 1000 Ethernet
La placa de desarrollo admite dos Ethernet 10/100/1000 base-T utilizando dos funciones externas Marvell 88E1111 PHY y Altera Triple-Speed Ethernet MegaCore MAC. Las interfaces PHY a MAC emplean la interfaz RGMII. La función MAC debe proporcionarse en la FPGA para aplicaciones de red típicas. El Marvell 88E1111 PHY utiliza rieles de alimentación de 2.5 V y 1.0 V y requiere un reloj de referencia de 25 MHz impulsado desde un oscilador dedicado. La PHY interactúa con un modelo RJ45 con magnético interno que se puede utilizar para controlar líneas de cobre con tráfico Ethernet.

La Figura 2-7 muestra la interfaz RGMII entre FPGA (MAC) y Marvell 88E1111 PHY.

Figura 2–7. Interfaz RGMII entre FPGA (MAC) y Marvell 88E1111 PHY

La Tabla 2–20 enumera las asignaciones de pines de la interfaz Ethernet PHY

Tabla 2-20. Asignaciones de pines PHY de Ethernet, nombres de señales y funciones (Parte 1 de 3)

Junta Referencia	Señal esquemática Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
16	ENCABEZADO_D7	B27	1.5-V	Señal de un solo extremo solo para fines de depuración
Depurar Encabezado (J16)
1 y 2	HEADER_P0 y HEADER_N0	H25 y H26	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
3 y 4	HEADER_P1 y ENCABEZADO_N1	P20 y N20	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
7 y 8	HEADER_P2 y HEADER_N2	J22 y J23	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
9 y 10	HEADER_P3 y HEADER_N3	D28 y D29	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
13 y 14	HEADER_P4 y HEADER_N4	E27 y D27	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración
15 y 16	HEADER_P5 y HEADER_N5	H24 y J25	2.5-V	Señales pseudodiferenciales únicamente con fines de depuración

Tabla 2-20. Asignaciones de pines PHY de Ethernet, nombres de señales y funciones (Parte 2 de 3)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
33	ENETA_MDI_P1	—	CMOS de 2.5 V	Interfaz dependiente de los medios
34	ENETA_MDI_N1	—	CMOS de 2.5 V	Interfaz dependiente de los medios
39	ENETA_MDI_P2	—	CMOS de 2.5 V	Interfaz dependiente de los medios
41	ENETA_MDI_N2	—	CMOS de 2.5 V	Interfaz dependiente de los medios
42	ENETA_MDI_P3	—	CMOS de 2.5 V	Interfaz dependiente de los medios
43	ENETA_MDI_N3	—	CMOS de 2.5 V	Interfaz dependiente de los medios
Ethernet Física B (Sub 11)
8	ENETB_GTX_CLK	E28	CMOS de 2.5 V	Reloj de transmisión RGMII de 125 MHz
23	ENETB_INTN	K22	CMOS de 2.5 V	Interrupción del bus de gestión
60	ENETB_LED_DUPLEX	—	CMOS de 2.5 V	LED dúplex o de colisión. No utilizado
70	ENETB_LED_DUPLEX	—	CMOS de 2.5 V	LED dúplex o de colisión. No utilizado
76	ENETB_LED_LINK10	—	CMOS de 2.5 V	LED de enlace de 10 Mb
74	ENETB_LED_LINK100	—	CMOS de 2.5 V	LED de enlace de 100 Mb
73	ENETB_LED_LINK1000	—	CMOS de 2.5 V	LED de enlace de 1000 Mb
58	ENETB_LED_RX	—	CMOS de 2.5 V	LED de datos RX activos
69	ENETB_LED_RX	—	CMOS de 2.5 V	LED de datos RX activos
68	ENETB_LED_TX	—	CMOS de 2.5 V	LED de datos TX activos
25	ENETB_MDC	A29	CMOS de 2.5 V	Reloj de datos del bus de gestión
24	ENETB_MDIO	L23	CMOS de 2.5 V	Gestión de datos del bus
28	ENETB_RESETN	M21	CMOS de 2.5 V	Reinicio del dispositivo
2	ENETB_RX_CLK	R23	CMOS de 2.5 V	Reloj de recepción RGMII
95	ENETB_RX_D0	F25	CMOS de 2.5 V	Bus de datos de recepción RGMII
92	ENETB_RX_D1	F26	CMOS de 2.5 V	Bus de datos de recepción RGMII
93	ENETB_RX_D2	R20	CMOS de 2.5 V	Bus de datos de recepción RGMII
91	ENETB_RX_D3	T21	CMOS de 2.5 V	Bus de datos de recepción RGMII
94	ENETB_RX_DV	L24	CMOS de 2.5 V	RGMII recibe datos válidos
11	ENETB_TX_D0	F29	CMOS de 2.5 V	Bus de transmisión de datos RGMII
12	ENETB_TX_D1	D30	CMOS de 2.5 V	Bus de transmisión de datos RGMII
14	ENETB_TX_D2	C30	CMOS de 2.5 V	Bus de transmisión de datos RGMII
16	ENETB_TX_D3	F28	CMOS de 2.5 V	Bus de transmisión de datos RGMII
9	ENETB_TX_ES	B29	CMOS de 2.5 V	Habilitación de transmisión RGMII
55	ENETB_XTAL_25MHZ	—	CMOS de 2.5 V	Reloj de transmisión RGMII de 25 MHz
29	ENETB_MDI_P0	—	CMOS de 2.5 V	Interfaz dependiente de los medios
31	ENETB_MDI_N0	—	CMOS de 2.5 V	Interfaz dependiente de los medios
33	ENETB_MDI_P1	—	CMOS de 2.5 V	Interfaz dependiente de los medios
34	ENETB_MDI_N1	—	CMOS de 2.5 V	Interfaz dependiente de los medios
39	ENETB_MDI_P2	—	CMOS de 2.5 V	Interfaz dependiente de los medios
41	ENETB_MDI_N2	—	CMOS de 2.5 V	Interfaz dependiente de los medios

Tabla 2-20. Asignaciones de pines PHY de Ethernet, nombres de señales y funciones (Parte 3 de 3)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
42	ENETB_MDI_P3	—	CMOS de 2.5 V	Interfaz dependiente de los medios
43	ENETB_MDI_N3	—	CMOS de 2.5 V	Interfaz dependiente de los medios

Centro de Gestión de Riesgos de HSMC

La placa de desarrollo admite una interfaz HSMC. La interfaz HSMC admite una interfaz SPI4.2 completa (17 canales LVDS), tres relojes de entrada y salida, así como JTAG y señales SMB. Los canales LVDS se pueden utilizar para señalización CMOS o LVDS.
HSMC es una especificación abierta desarrollada por Altera, que le permite ampliar la funcionalidad de la placa de desarrollo mediante la adición de tarjetas secundarias (HSMC).

Para obtener más información sobre la especificación HSMC, como estándares de señalización, integridad de la señal, conectores compatibles e información mecánica, consulte el manual de especificaciones de la tarjeta intermedia de alta velocidad (HSMC).
El conector HSMC tiene un total de 172 pines, incluidos 120 pines de señal, 39 pines de alimentación y 13 pines de tierra. Los pines de tierra están ubicados entre las dos filas de pines de señal y alimentación, actuando como escudo y referencia. El conector de host HSMC se basa en la familia QSH/QTH de conectores de placa a placa de alta velocidad con paso de 0.5 mm de Samtec. Hay tres bancos en este conector. Al banco 1 se le quita cada tercer pin como se hace en la serie QSH-DP/QTH-DP. El banco 2 y el banco 3 tienen todos los pines ocupados como se hace en la serie QSH/QTH. Dado que la placa de desarrollo Cyclone V E FPGA no es una placa transceptora, los pines del transceptor del HSMC no están conectados al dispositivo Cyclone V E FPGA.

La Figura 2-8 muestra la disposición del banco de señales con respecto a los tres bancos del conector Samtec.

Figura 2–8. Diagrama de señal y banco de HSMC

La interfaz HSMC tiene pines de E/S bidireccionales programables que se pueden utilizar como LVCMOS de 2.5 V, que es compatible con LVTTL de 3.3 V. Estos pines también se pueden utilizar como varios estándares de E/S diferenciales, incluidos, entre otros, LVDS, mini-LVDS y RSDS con hasta 17 canales full-duplex.
Como se indica en el manual de especificaciones de la tarjeta intermedia de alta velocidad (HSMC), solo se garantiza que LVDS y los estándares de E/S de un solo extremo funcionen cuando se mezclan de acuerdo con la distribución de pines genérica de un solo extremo o la distribución de pines diferencial genérica.

La Tabla 2–21 enumera las asignaciones de pines, los nombres de señales y las funciones de la interfaz HSMC.

Tabla 2-21. Asignaciones de pines de interfaz HSMC, nombres de señales esquemáticas y funciones (Parte 1 de 3)

Junta Referencia (J7)	Esquemático Señal Nombre	Ciclón V E Pasador FPGA Número	E/S Estándar	Descripción
33	HSMC_SDA	AB22	CMOS de 2.5 V	Gestión de datos seriales.
34	HSMC_SCL	AC22	CMOS de 2.5 V	Reloj serie de gestión
35	JTAG_TCK	AC7	CMOS de 2.5 V	JTAG señal de reloj
36	HSMC_JTAG_TMS	—	CMOS de 2.5 V	JTAG señal de selección de modo
37	HSMC_JTAG_TDO	—	CMOS de 2.5 V	JTAG salida de datos
38	JTAC_FPGA_TDO_RETIMER	—	CMOS de 2.5 V	JTAG entrada de datos
39	HSMC_CLK_OUT0	AJ14	CMOS de 2.5 V	Reloj de salida CMOS dedicado
40	HSMC_CLK_IN0	AB16	CMOS de 2.5 V	Reloj CMOS dedicado
41	HSMC_D0	AH10	CMOS de 2.5 V	Bit 0 de E/S CMOS dedicado
42	HSMC_D1	AJ10	CMOS de 2.5 V	Bit 1 de E/S CMOS dedicado
43	HSMC_D2	Y13	CMOS de 2.5 V	Bit 2 de E/S CMOS dedicado
44	HSMC_D3	AA14	CMOS de 2.5 V	Bit 3 de E/S CMOS dedicado
47	HSMC_TX_D_P0	AK27	LVDS o 2.5 V	LVDS TX bit 0 o CMOS bit 4
48	HSMC_RX_D_P0	Y16	LVDS o 2.5 V	LVDS RX bit 0 o CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS o 2.5 V	LVDS TX bit 0n o CMOS bit 6
50	HSMC_RX_D_N0	AA26	LVDS o 2.5 V	LVDS RX bit 0n o CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS o 2.5 V	LVDS TX bit 1 o CMOS bit 8
54	HSMC_RX_D_P1	Y17	LVDS o 2.5 V	LVDS RX bit 1 o CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS o 2.5 V	LVDS TX bit 1n o CMOS bit 10
56	HSMC_RX_D_N1	Y18	LVDS o 2.5 V	LVDS RX bit 1n o CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS o 2.5 V	LVDS TX bit 2 o CMOS bit 12
60	HSMC_RX_D_P2	AA18	LVDS o 2.5 V	LVDS RX bit 2 o CMOS bit 13
61	HSMC_TX_D_N2	AH26	LVDS o 2.5 V	LVDS TX bit 2n o CMOS bit 14
62	HSMC_RX_D_N2	AA19	LVDS o 2.5 V	LVDS RX bit 2n o CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS o 2.5 V	LVDS TX bit 3 o CMOS bit 16
66	HSMC_RX_D_P3	Y20	LVDS o 2.5 V	LVDS RX bit 3 o CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS o 2.5 V	LVDS TX bit 3n o CMOS bit 18
68	HSMC_RX_D_N3	AA20	LVDS o 2.5 V	LVDS RX bit 3n o CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS o 2.5 V	LVDS TX bit 4 o CMOS bit 20

Tabla 2-21. Asignaciones de pines de interfaz HSMC, nombres de señales esquemáticas y funciones (Parte 2 de 3)

Junta Referencia (J7)	Esquemático Señal Nombre	Ciclón V E Pasador FPGA Número	E/S Estándar	Descripción
72	HSMC_RX_D_P4	AA21	LVDS o 2.5 V	LVDS RX bit 4 o CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS o 2.5 V	LVDS TX bit 4n o CMOS bit 22
74	HSMC_RX_D_N4	AB21	LVDS o 2.5 V	LVDS RX bit 4n o CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS o 2.5 V	LVDS TX bit 5 o CMOS bit 24
78	HSMC_RX_D_P5	AB19	LVDS o 2.5 V	LVDS RX bit 5 o CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS o 2.5 V	LVDS TX bit 5n o CMOS bit 26
80	HSMC_RX_D_N5	AC19	LVDS o 2.5 V	LVDS RX bit 5n o CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS o 2.5 V	LVDS TX bit 6 o CMOS bit 28
84	HSMC_RX_D_P6	AC21	LVDS o 2.5 V	LVDS RX bit 6 o CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS o 2.5 V	LVDS TX bit 6n o CMOS bit 30
86	HSMC_RX_D_N6	Año 20 d.C.	LVDS o 2.5 V	LVDS RX bit 6n o CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS o 2.5 V	LVDS TX bit 7 o CMOS bit 32
90	HSMC_RX_D_P7	Año 19 d.C.	LVDS o 2.5 V	LVDS RX bit 7 o CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS o 2.5 V	LVDS TX bit 7n o CMOS bit 34
92	HSMC_RX_D_N7	AE20	LVDS o 2.5 V	LVDS RX bit 7n o CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS o 2.5 V	Reloj de salida LVDS o CMOS 1 o bit CMOS 36
96	HSMC_CLK_IN_P1	AB14	LVDS o 2.5 V	Reloj LVDS o CMOS en 1 o bit CMOS 37
97	HSMC_CLK_OUT_N1	AF23	LVDS o 2.5 V	Reloj de salida LVDS o CMOS 1 o bit CMOS 38
98	HSMC_CLK_IN_N1	AC14	LVDS o 2.5 V	Reloj LVDS o CMOS en 1 o bit CMOS 39
101	HSMC_TX_D_P8	AJ20	LVDS o 2.5 V	LVDS TX bit 8 o CMOS bit 40
102	HSMC_RX_D_P8	AF21	LVDS o 2.5 V	LVDS RX bit 8 o CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS o 2.5 V	LVDS TX bit 8n o CMOS bit 42
104	HSMC_RX_D_N8	AG22	LVDS o 2.5 V	LVDS RX bit 8n o CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS o 2.5 V	LVDS TX bit 9 o CMOS bit 44
108	HSMC_RX_D_P9	AF20	LVDS o 2.5 V	LVDS RX bit 9 o CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS o 2.5 V	LVDS TX bit 9n o CMOS bit 46
110	HSMC_RX_D_N9	AG21	LVDS o 2.5 V	LVDS RX bit 9n o CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS o 2.5 V	LVDS TX bit 10 o CMOS bit 48
114	HSMC_RX_D_P10	AF18	LVDS o 2.5 V	LVDS RX bit 10 o CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS o 2.5 V	LVDS TX bit 10n o CMOS bit 50
116	HSMC_RX_D_N10	AF19	LVDS o 2.5 V	LVDS RX bit 10n o CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS o 2.5 V	LVDS TX bit 11 o CMOS bit 52
120	HSMC_RX_D_P11	AG18	LVDS o 2.5 V	LVDS RX bit 11 o CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS o 2.5 V	LVDS TX bit 11n o CMOS bit 54
122	HSMC_RX_D_N11	AG19	LVDS o 2.5 V	LVDS RX bit 11n o CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS o 2.5 V	LVDS TX bit 12 o CMOS bit 56
126	HSMC_RX_D_P12	AK16	LVDS o 2.5 V	LVDS RX bit 12 o CMOS bit 57
127	HSMC_TX_D_N12	AH20	LVDS o 2.5 V	LVDS TX bit 12n o CMOS bit 58

Tabla 2-21. Asignaciones de pines de interfaz HSMC, nombres de señales esquemáticas y funciones (Parte 3 de 3)

Junta Referencia (J7)	Esquemático Señal Nombre	Ciclón V E Pasador FPGA Número	E/S Estándar	Descripción
128	HSMC_RX_D_N12	AK17	LVDS o 2.5 V	LVDS RX bit 12n o CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS o 2.5 V	LVDS TX bit 13 o CMOS bit 60
132	HSMC_RX_D_P13	AF16	LVDS o 2.5 V	LVDS RX bit 13 o CMOS bit 61
133	HSMC_TX_D_N13	AH17	LVDS o 2.5 V	LVDS TX bit 13n o CMOS bit 62
134	HSMC_RX_D_N13	AG16	LVDS o 2.5 V	LVDS RX bit 13n o CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS o 2.5 V	LVDS TX bit 14 o CMOS bit 64
138	HSMC_RX_D_P14	AE16	LVDS o 2.5 V	LVDS RX bit 14 o CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS o 2.5 V	LVDS TX bit 14n o CMOS bit 66
140	HSMC_RX_D_N14	AF15	LVDS o 2.5 V	LVDS RX bit 14n o CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS o 2.5 V	LVDS TX bit 15 o CMOS bit 68
144	HSMC_RX_D_P15	Año 17 d.C.	LVDS o 2.5 V	LVDS RX bit 15 o CMOS bit 69
145	HSMC_TX_D_N15	AH15	LVDS o 2.5 V	LVDS TX bit 15n o CMOS bit 70
146	HSMC_RX_D_N15	AE17	LVDS o 2.5 V	LVDS RX bit 15n o CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS o 2.5 V	LVDS TX bit 16 o CMOS bit 72
150	HSMC_RX_D_P16	Año 18 d.C.	LVDS o 2.5 V	LVDS RX bit 16 o CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS o 2.5 V	LVDS TX bit 16n o CMOS bit 74
152	HSMC_RX_D_N16	AE18	LVDS o 2.5 V	LVDS RX bit 16n o CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS o 2.5 V	Reloj de salida LVDS o CMOS 2 o bit CMOS 76
156	HSMC_CLK_IN_P2	Y15	LVDS o 2.5 V	Reloj LVDS o CMOS en 2 o bit CMOS 77
157	HSMC_CLK_OUT_N2	AH22	LVDS o 2.5 V	Reloj de salida LVDS o CMOS 2 o bit CMOS 78
158	HSMC_CLK_IN_N2	AA15	LVDS o 2.5 V	Reloj LVDS o CMOS en 2 o bit CMOS 79
160	HSMC_PRSNTn	AK5	CMOS de 2.5 V	Detección de presencia de puerto HSMC

UART serie RS-232
Un conector DSUB hembra en ángulo de 9 pines junto con un transceptor RS-232 compatible brindan soporte para implementar un canal UART serie RS-232 estándar en esta placa. El conector tiene los mismos pines que un dispositivo terminal de datos y solo requiere un cable estándar (no se requiere módem nulo para la interfaz de PC). Se utiliza un búfer de cambio de nivel dedicado para traducir entre los niveles LVTTL y RS-232. Las referencias de placa D23 y D24 son LED UART serie que se iluminan para indicar actividad RX y TX.

La Tabla 2–24 enumera las asignaciones de pines, los nombres de señales y las funciones del UART serie RS-232.

Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-22. Nombres y funciones de señales esquemáticas UART serie RS-232

Junta Referencia (U20)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
14	UART_TXD	AB9	3.3-V	Transmitir datos
15	UART_RTS	AH6	3.3-V	Solicitud para enviar

Tabla 2-22. Nombres y funciones de señales esquemáticas UART serie RS-232

Junta Referencia (U20)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
16	UART_RXD	AG6	3.3-V	Recibir datos
13	UART_CTS	AF8	3.3-V	Borrar para enviar

USB-UART
La placa de desarrollo admite la interfaz UART a través de un conector USB que utiliza el puente USB a UART CP2104 de Silicon Labs. Para facilitar la comunicación del host con CP2104, debe utilizar los controladores del puerto COM virtual (VCP) del puente USB a UART.

Los controladores VCP están disponibles en: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

La Tabla 2–23 enumera las asignaciones de pines, los nombres de señales y las funciones de USB-UART. Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-23. Nombres y funciones de señales esquemáticas USB-UART

Junta Referencia (U20)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
1	USB_UART_RI	Año 12 d.C.	2.5-V	Entrada de control del indicador de anillo (activa baja)
24	USB_UART_DCD	Año 13 d.C.	2.5-V	Entrada de control de detección de portador de datos (activa baja)
22	USB_UART_DSR	V12	2.5-V	Entrada de control lista para conjunto de datos (activo bajo)
21	USB_UART_RXD	AF10	2.5-V	Entrada de datos asíncrona (recepción UART)
19	USB_UART_RTS	AE12	2.5-V	Listo para enviar salida de control (activo bajo)
12	USB_UART_GPIO2	AE13	2.5-V	Entrada o salida configurable por el usuario.
23	USB_UART_DTR	AE10	2.5-V	Salida de control lista para terminal de datos (activa baja)
20	USB_UART_TXD	W12	2.5-V	Salida de datos asíncrona (transmisión UART)
18	USB_UART_CTS	AJ1	2.5-V	Borrar para enviar entrada de control (activo bajo)
15	USB_UART_SUSPENDn	—	2.5-V	El pin tiene lógica baja cuando el CP2104 está en estado de suspensión USB.
17	USB_UART_SUSPEND	—	2.5-V	El pin tiene lógica alta cuando el CP2104 está en estado de suspensión USB.
9	USB_UART_RSTn	—	2.5-V	Reinicio del dispositivo

Memoria
Esta sección describe el soporte de la interfaz de memoria de la placa de desarrollo y también los nombres, tipos y conectividad de sus señales en relación con el Cyclone V E FPGA. La placa de desarrollo tiene las siguientes interfaces de memoria:

Memoria SDRAM DDR3
Memoria SDRAM LPDDR2
Memoria EEPROM
SRAM síncrona
Flash sincrónico

Para obtener más información sobre las interfaces de memoria, consulte los siguientes documentos:

Sección Análisis de tiempo en el Manual de interfaz de memoria externa.
Sección de tutoriales de diseño de SDRAM DDR, DDR2 y DDR3 en el Manual de interfaz de memoria externa.

Memoria SDRAM DDR3

La placa de desarrollo admite dos interfaces SDRAM DDR16 de 16Mx8x16 y dos de 8Mx8x3 para acceso secuencial a la memoria de muy alta velocidad.
El bus de datos de 32 bits consta de dos dispositivos x16 que utilizan una interfaz de controlador de memoria suave (SMC). Con SMC, esta interfaz de memoria funciona a una frecuencia objetivo de 300 MHz para un ancho de banda teórico máximo de más de 9.6 Gbps. La frecuencia máxima para este dispositivo DDR3 es de 800 MHz con una latencia CAS de 11.
La Tabla 2–24 enumera las asignaciones de pines, los nombres de señales y las funciones de DDR3. Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-24. Asignaciones de pines de dispositivos DDR3, nombres de señales esquemáticas y funciones (Parte 1 de 4)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
DDR3 x16 (Sub 8)
N3	DDR3_A0	A16	SSTL Clase I de 1.5 V	bus de direcciones
P7	DDR3_A1	G23	SSTL Clase I de 1.5 V	bus de direcciones
P3	DDR3_A2	E21	SSTL Clase I de 1.5 V	bus de direcciones
N2	DDR3_A3	E22	SSTL Clase I de 1.5 V	bus de direcciones
P8	DDR3_A4	A20	SSTL Clase I de 1.5 V	bus de direcciones
P2	DDR3_A5	A26	SSTL Clase I de 1.5 V	bus de direcciones
R8	DDR3_A6	A15	SSTL Clase I de 1.5 V	bus de direcciones
R2	DDR3_A7	B26	SSTL Clase I de 1.5 V	bus de direcciones
T8	DDR3_A8	H17	SSTL Clase I de 1.5 V	bus de direcciones
R3	DDR3_A9	D14	SSTL Clase I de 1.5 V	bus de direcciones
L7	DDR3_A10	E23	SSTL Clase I de 1.5 V	bus de direcciones

Tabla 2-24. Asignaciones de pines de dispositivos DDR3, nombres de señales esquemáticas y funciones (Parte 2 de 4)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
R7	DDR3_A11	E20	SSTL Clase I de 1.5 V	bus de direcciones
N7	DDR3_A12	C25	SSTL Clase I de 1.5 V	bus de direcciones
T3	DDR3_A13	B13	SSTL Clase I de 1.5 V	bus de direcciones
M2	DDR3_BA0	J18	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
N8	DDR3_BA1	F20	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
M3	DDR3_BA2	D19	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
K3	DDR3_CASN	L20	SSTL Clase I de 1.5 V	Seleccionar dirección de fila
K9	DDR3_CKE	C11	SSTL Clase I de 1.5 V	Seleccionar dirección de columna
J7	DDR3_CLK_P	J20	Diferencial SSTL de 1.5 V Clase I	Reloj de salida diferencial
K7	DDR3_CLK_N	H20	Diferencial SSTL de 1.5 V Clase I	Reloj de salida diferencial
L2	DDR3_CSN	G17	SSTL Clase I de 1.5 V	Selección de chip
E7	DDR3_DM0	D23	SSTL Clase I de 1.5 V	Carril de bytes de máscara de escritura
D3	DDR3_DM1	D18	SSTL Clase I de 1.5 V	Carril de bytes de máscara de escritura
E3	DDR3_DQ0	A25	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
H8	DDR3_DQ1	D22	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
F7	DDR3_DQ2	C21	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
H7	DDR3_DQ3	C19	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
F2	DDR3_DQ4	C20	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
G2	DDR3_DQ5	C22	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
F8	DDR3_DQ6	D25	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
H3	DDR3_DQ7	D20	SSTL Clase I de 1.5 V	Línea 0 de bytes del bus de datos
A7	DDR3_DQ8	B24	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
C3	DDR3_DQ9	A21	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
A3	DDR3_DQ10	B21	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
D7	DDR3_DQ11	F19	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
A2	DDR3_DQ12	C24	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
C2	DDR3_DQ13	B23	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
B8	DDR3_DQ14	E18	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
C8	DDR3_DQ15	A23	SSTL Clase I de 1.5 V	Línea 1 de bytes del bus de datos
F3	DDR3_DQS_P0	K20	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos P byte carril 0
G3	DDR3_DQS_N0	J19	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos N byte carril 0
C7	DDR3_DQS_P1	L18	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos P byte carril 1
B7	DDR3_DQS_N1	K18	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos N byte carril 1
K1	DDR3_ODT	H19	SSTL Clase I de 1.5 V	Habilitación de terminación en matriz

Tabla 2-24. Asignaciones de pines de dispositivos DDR3, nombres de señales esquemáticas y funciones (Parte 3 de 4)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
J3	DDR3_RASN	A24	SSTL Clase I de 1.5 V	Seleccionar dirección de fila
T2	DDR3_RESETN	L19	SSTL Clase I de 1.5 V	Reiniciar
L3	DDR3_WEN	B22	SSTL Clase I de 1.5 V	Habilitar escritura
L8	DDR3_ZQ01	—	SSTL Clase I de 1.5 V	Calibración de impedancia ZQ
DDR3 x16 (Sub 7)
N3	DDR3_A0	A16	SSTL Clase I de 1.5 V	bus de direcciones
P7	DDR3_A1	G23	SSTL Clase I de 1.5 V	bus de direcciones
P3	DDR3_A2	E21	SSTL Clase I de 1.5 V	bus de direcciones
N2	DDR3_A3	E22	SSTL Clase I de 1.5 V	bus de direcciones
P8	DDR3_A4	A20	SSTL Clase I de 1.5 V	bus de direcciones
P2	DDR3_A5	A26	SSTL Clase I de 1.5 V	bus de direcciones
R8	DDR3_A6	A15	SSTL Clase I de 1.5 V	bus de direcciones
R2	DDR3_A7	B26	SSTL Clase I de 1.5 V	bus de direcciones
T8	DDR3_A8	H17	SSTL Clase I de 1.5 V	bus de direcciones
R3	DDR3_A9	D14	SSTL Clase I de 1.5 V	bus de direcciones
L7	DDR3_A10	E23	SSTL Clase I de 1.5 V	bus de direcciones
R7	DDR3_A11	E20	SSTL Clase I de 1.5 V	bus de direcciones
N7	DDR3_A12	C25	SSTL Clase I de 1.5 V	bus de direcciones
T3	DDR3_A13	B13	SSTL Clase I de 1.5 V	bus de direcciones
M2	DDR3_BA0	J18	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
N8	DDR3_BA1	F20	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
M3	DDR3_BA2	D19	SSTL Clase I de 1.5 V	Autobús de direcciones bancarias
K3	DDR3_CASN	L20	SSTL Clase I de 1.5 V	Seleccionar dirección de fila
K9	DDR3_CKE	AK18	SSTL Clase I de 1.5 V	Seleccionar dirección de columna
K7	DDR3_CLK_P	J20	SSTL Clase I de 1.5 V	Reloj de salida diferencial
J7	DDR3_CLK_N	H20	SSTL Clase I de 1.5 V	Reloj de salida diferencial
L2	DDR3_CSN	G17	SSTL Clase I de 1.5 V	Selección de chip
E7	DDR3_DM2	A19	SSTL Clase I de 1.5 V	Carril de bytes de máscara de escritura
D3	DDR3_DM3	B14	SSTL Clase I de 1.5 V	Carril de bytes de máscara de escritura
F2	DDR3_DQ16	G18	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
F8	DDR3_DQ17	B18	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
E3	DDR3_DQ18	A18	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
F7	DDR3_DQ19	F18	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
H3	DDR3_DQ20	C14	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
G2	DDR3_DQ21	C17	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
H7	DDR3_DQ22	B17	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
H8	DDR3_DQ23	B19	SSTL Clase I de 1.5 V	Línea 2 de bytes del bus de datos
A2	DDR3_DQ24	C15	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos

Tabla 2-24. Asignaciones de pines de dispositivos DDR3, nombres de señales esquemáticas y funciones (Parte 4 de 4)

Junta Referencia	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
C2	DDR3_DQ25	D17	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
D7	DDR3_DQ26	C12	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
A7	DDR3_DQ27	E17	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
A3	DDR3_DQ28	C16	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
C3	DDR3_DQ29	A14	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
B8	DDR3_DQ30	D12	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
C8	DDR3_DQ31	A13	SSTL Clase I de 1.5 V	Línea 3 de bytes del bus de datos
F3	DDR3_DQS_P2	K16	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos P byte carril 2
G3	DDR3_DQS_N2	L16	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos N byte carril 2
C7	DDR3_DQS_P3	K17	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos P byte carril 3
B7	DDR3_DQS_N3	J17	Diferencial SSTL de 1.5 V Clase I	Luz estroboscópica de datos N byte carril 3
K1	DDR3_ODT	H19	SSTL Clase I de 1.5 V	Habilitación de terminación en matriz
J3	DDR3_RASN	A24	SSTL Clase I de 1.5 V	Seleccionar dirección de fila
T2	DDR3_RESETN	L19	SSTL Clase I de 1.5 V	Reiniciar
L3	DDR3_WEN	B22	SSTL Clase I de 1.5 V	Habilitar escritura
L8	DDR3_ZQ2	—	SSTL Clase I de 1.5 V	Calibración de impedancia ZQ

Memoria SDRAM LPDDR2
El LPDDR2 es un dispositivo SDRAM DDR2 móvil de bajo consumo que funciona a 1.2 V. Esta interfaz se conecta a los bancos de E/S horizontales en el borde superior del dispositivo FPGA.
La velocidad del dispositivo es de 300 MHz. Solo se utiliza la configuración x16, aunque la SDRAM LPDDR2 de la placa es un dispositivo x32.
La Tabla 2–25 enumera las asignaciones de pines, los nombres de señales y las funciones de LPDDR2 SDRAM.
Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-25. Nombres y funciones de señales esquemáticas de LPDDR2 SDRAM

Junta Referencia (U9)	Esquemático Señal Nombre	Ciclón VE Número de pin FPGA	E/S Estándar	Descripción
AC6	LPDDR2_CA0	Y30	HSUL de 1.2 V	bus de direcciones
AB6	LPDDR2_CA1	T30	HSUL de 1.2 V	bus de direcciones
AC7	LPDDR2_CA2	W29	HSUL de 1.2 V	bus de direcciones
AB8	LPDDR2_CA3	AB29	HSUL de 1.2 V	bus de direcciones
AB9	LPDDR2_CA4	W30	HSUL de 1.2 V	bus de direcciones
W1	LPDDR2_CA5	U29	HSUL de 1.2 V	bus de direcciones
V2	LPDDR2_CA6	AC30	HSUL de 1.2 V	bus de direcciones
U1	LPDDR2_CA7	R30	HSUL de 1.2 V	bus de direcciones

Tabla 2-25. Nombres y funciones de señales esquemáticas de LPDDR2 SDRAM

Junta Referencia (U9)	Esquemático Señal Nombre	Ciclón VE Número de pin FPGA	E/S Estándar	Descripción
T2	LPDDR2_CA8	T28	HSUL de 1.2 V	bus de direcciones
T1	LPDDR2_CA9	T25	HSUL de 1.2 V	bus de direcciones
Y2	LPDDR2_CK	V21	Diferencial 1.2 V HSUL	Reloj de salida diferencial P
Y1	LPDDR2_CKN	V22	Diferencial 1.2 V HSUL	Reloj de salida diferencial N
AC3	LPDDR2_CKE	T29	HSUL de 1.2 V	Habilitar reloj
AB3	LPDDR2_CSN	R26	HSUL de 1.2 V	Selección de chip
N23	LPDDR2_DM0	AG29	HSUL de 1.2 V	Máscara de datos
L23	LPDDR2_DM1	AB27	HSUL de 1.2 V	Máscara de datos
AB20	LPDDR2_DM2	—	HSUL de 1.2 V	Máscara de datos
B20	LPDDR2_DM3	—	HSUL de 1.2 V	Máscara de datos
AA23	LPDDR2_DQ0	AG28	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
Y22	LPDDR2_DQ1	AH30	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
W22	LPDDR2_DQ2	AA28	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
W23	LPDDR2_DQ3	AH29	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
V23	LPDDR2_DQ4	Y28	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
U22	LPDDR2_DQ5	AE30	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
T22	LPDDR2_DQ6	AJ28	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
T23	LPDDR2_DQ7	Año 30 d.C.	HSUL de 1.2 V	Línea 0 de bytes del bus de datos
H22	LPDDR2_DQ8	AC29	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
H23	LPDDR2_DQ9	AF30	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
G23	LPDDR2_DQ10	AA30	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
F22	LPDDR2_DQ11	AE28	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
E22	LPDDR2_DQ12	AF29	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
E23	LPDDR2_DQ13	Año 28 d.C.	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
D23	LPDDR2_DQ14	V27	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
C22	LPDDR2_DQ15	W28	HSUL de 1.2 V	Línea 1 de bytes del bus de datos
AB12	LPDDR2_DQ16	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AC13	LPDDR2_DQ17	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AB14	LPDDR2_DQ18	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AC14	LPDDR2_DQ19	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AB15	LPDDR2_DQ20	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AC16	LPDDR2_DQ21	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AB17	LPDDR2_DQ22	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
AC17	LPDDR2_DQ23	—	HSUL de 1.2 V	Línea 2 de bytes del bus de datos
B17	LPDDR2_DQ24	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
A17	LPDDR2_DQ25	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
A16	LPDDR2_DQ26	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
B15	LPDDR2_DQ27	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
B14	LPDDR2_DQ28	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos

Tabla 2-25. Nombres y funciones de señales esquemáticas de LPDDR2 SDRAM

Junta Referencia (U9)	Esquemático Señal Nombre	Ciclón VE Número de pin FPGA	E/S Estándar	Descripción
A14	LPDDR2_DQ29	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
A13	LPDDR2_DQ30	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
B12	LPDDR2_DQ31	—	HSUL de 1.2 V	Línea 3 de bytes del bus de datos
R23	LPDDR2_DQS0	V26	Diferencial 1.2 V HSUL	Luz estroboscópica de datos P byte carril 0
P22	LPDDR2_DQSN0	U26	Diferencial 1.2 V HSUL	Luz estroboscópica de datos N byte carril 0
J22	LPDDR2_DQS1	U27	Diferencial 1.2 V HSUL	Luz estroboscópica de datos P byte carril 1
K23	LPDDR2_DQSN1	U28	Diferencial 1.2 V HSUL	Luz estroboscópica de datos N byte carril 1
AB18	LPDDR2_DQS2	—	Diferencial 1.2 V HSUL	Luz estroboscópica de datos P byte carril 2
AC19	LPDDR2_DQSN2	—	Diferencial 1.2 V HSUL	Luz estroboscópica de datos N byte carril 2
B18	LPDDR2_DQS3	—	Diferencial 1.2 V HSUL	Luz estroboscópica de datos P byte carril 3
A19	LPDDR2_DQSN4	—	Diferencial 1.2 V HSUL	Luz estroboscópica de datos N byte carril 3
P1	LPDDR2_ZQ	—	1.2-V	Calibración de impedancia ZQ

Memoria EEPROM
Esta placa incluye un dispositivo EEPROM de 64 Kb. Este dispositivo tiene un bus de interfaz serie I2C de 2 cables.
La Tabla 2–26 enumera las asignaciones de pines, los nombres de las señales y las funciones de la EEPROM. Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-26. Nombres y funciones de las señales esquemáticas de EEPROM

Junta Referencia (U12)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
1	EEPROM_A0	—	3.3-V	Dirección de chip
2	EEPROM_A1	—	3.3-V	Dirección de chip
3	EEPROM_A2	—	3.3-V	Dirección de chip
5	EEPROM_SDA	AH7	3.3-V	Dirección serial o datos
6	EEPROM_SCL	AG7	3.3-V	reloj de serie
7	EEPROM_WP	—	3.3-V	Entrada de protección contra escritura

SRAM síncrona
La placa de desarrollo admite una SRAM síncrona estándar de 18 Mb para almacenamiento de instrucciones y datos con capacidad de acceso aleatorio de baja latencia. El dispositivo tiene una interfaz de 1024K x 18 bits. Este dispositivo es parte del bus FSM compartido que se conecta a la memoria flash, SRAM y al controlador del sistema MAX V CPLD 5M2210. La velocidad del dispositivo es de 250 MHz de velocidad de datos única. No hay una velocidad mínima para este dispositivo. El ancho de banda teórico de esta interfaz es de 4 Gbps para ráfagas continuas. La latencia de lectura para cualquier dirección es de dos relojes, mientras que la latencia de escritura es de un reloj.

La Tabla 2–27 enumera las asignaciones de pines, nombres de señales y funciones de SSRAM.

Tabla 2-27. Asignaciones de pines SSRAM, nombres de señales esquemáticas y funciones (Parte 1 de 2)

Junta Referencia (U11)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
86	SRAM_OEN	E7	2.5-V	Habilitar salida
87	SRAM_WEN	D6	2.5-V	Habilitar escritura
37	FSM_A1	B11	2.5-V	bus de direcciones
36	FSM_A2	A11	2.5-V	bus de direcciones
44	FSM_A3	D9	2.5-V	bus de direcciones
42	FSM_A4	C10	2.5-V	bus de direcciones
34	FSM_A5	A10	2.5-V	bus de direcciones
47	FSM_A6	A9	2.5-V	bus de direcciones
43	FSM_A7	C9	2.5-V	bus de direcciones
46	FSM_A8	B8	2.5-V	bus de direcciones
45	FSM_A9	B7	2.5-V	bus de direcciones
35	FSM_A10	A8	2.5-V	bus de direcciones
32	FSM_A11	B6	2.5-V	bus de direcciones
33	FSM_A12	A6	2.5-V	bus de direcciones
50	FSM_A13	C7	2.5-V	bus de direcciones
48	FSM_A14	C6	2.5-V	bus de direcciones
100	FSM_A15	F13	2.5-V	bus de direcciones
99	FSM_A16	E13	2.5-V	bus de direcciones
82	FSM_A17	A5	2.5-V	bus de direcciones
80	FSM_A18	A4	2.5-V	bus de direcciones
49	FSM_A19	J7	2.5-V	bus de direcciones
81	FSM_A20	H7	2.5-V	bus de direcciones
39	FSM_A21	J9	2.5-V	bus de direcciones
58	FSM_D0	F16	2.5-V	Bus de datos
59	FSM_D1	E16	2.5-V	Bus de datos
62	FSM_D2	M9	2.5-V	Bus de datos
63	FSM_D3	M8	2.5-V	Bus de datos
68	FSM_D4	F15	2.5-V	Bus de datos
69	FSM_D5	E15	2.5-V	Bus de datos

Tabla 2-27. Asignaciones de pines SSRAM, nombres de señales esquemáticas y funciones (Parte 2 de 2)

Junta Referencia (U11)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
72	FSM_D6	E12	2.5-V	Bus de datos
73	FSM_D7	D13	2.5-V	Bus de datos
23	FSM_D8	J15	2.5-V	Bus de datos
22	FSM_D9	H15	2.5-V	Bus de datos
19	FSM_D10	E11	2.5-V	Bus de datos
18	FSM_D11	D10	2.5-V	Bus de datos
12	FSM_D12	L10	2.5-V	Bus de datos
13	FSM_D13	L9	2.5-V	Bus de datos
8	FSM_D14	G14	2.5-V	Bus de datos
9	FSM_D15	F14	2.5-V	Bus de datos
85	SRAM_ADSCN	E6	2.5-V	Controlador de estado de dirección
84	SRAM_ADSPN	J10	2.5-V	Procesador de estado de dirección
83	SRAM_ADVN	G6	2.5-V	Dirección válida
93	SRAM_BWAN	A3	2.5-V	Selección de escritura de bytes
94	SRAM_BWBN	A2	2.5-V	Selección de escritura de bytes
97	SRAM_CE2	—	2.5-V	Habilitación de chip 2
92	SRAM_CE3N	—	2.5-V	Habilitación de chip 3
98	SRAM_CEN	D7	2.5-V	Habilitación de chip 1
89	SRAM_CLK	K10	2.5-V	Reloj
88	SRAM_GWN	—	2.5-V	Habilitación de escritura global
31	SRAM_MODE	—	2.5-V	Selección de secuencia de ráfaga
64	SRAM_ZZ	—	2.5-V	Modo de suspensión de energía

Destello
La placa de desarrollo admite un dispositivo flash síncrono compatible con CFI de 512 Mb para el almacenamiento no volátil de datos de configuración de FPGA, información de la placa, datos de aplicaciones de prueba y espacio de código de usuario. Este dispositivo es parte del bus FSM compartido que se conecta a la memoria flash, SSRAM y al controlador del sistema MAX V CPLD 5M2210. Esta interfaz de memoria de datos de 16 bits puede soportar operaciones de lectura en ráfaga de hasta 52 MHz para un rendimiento de 832 Mbps por dispositivo. El rendimiento de escritura es de 270 μs para un búfer de una sola palabra, mientras que el tiempo de borrado es de 800 ms para un bloque de matriz de 128 K. La Tabla 2–28 enumera las asignaciones de pines del flash, los nombres de las señales y las funciones. Los nombres y tipos de señales son relativos al Cyclone V E FPGA en términos de configuración y dirección de E/S.

Tabla 2-28. Asignaciones de pines de flash, nombres de señales esquemáticas y funciones (Parte 1 de 3)

Junta Referencia (U10)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
F6	FLASH_ADVN	H12	2.5-V	Dirección válida
B4	FLASH_CEN	H14	2.5-V	Habilitación de chip

Tabla 2-28. Asignaciones de pines de flash, nombres de señales esquemáticas y funciones (Parte 2 de 3)

Junta Referencia (U10)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
E6	FLASH_CLK	N12	2.5-V	Reloj
F8	FLASH_OEN	L11	2.5-V	Habilitar salida
F7	FLASH_RDYBSYN	J12	2.5-V	Listo
D4	FLASH_RESETN	K11	2.5-V	Reiniciar
G8	FLASH_WEN	P12	2.5-V	Habilitar escritura
C6	FLASH_WPN	—	2.5-V	Protección contra escritura
A1	FSM_A1	B11	2.5-V	bus de direcciones
B1	FSM_A2	A11	2.5-V	bus de direcciones
C1	FSM_A3	D9	2.5-V	bus de direcciones
D1	FSM_A4	C10	2.5-V	bus de direcciones
D2	FSM_A5	A10	2.5-V	bus de direcciones
A2	FSM_A6	A9	2.5-V	bus de direcciones
C2	FSM_A7	C9	2.5-V	bus de direcciones
A3	FSM_A8	B8	2.5-V	bus de direcciones
B3	FSM_A9	B7	2.5-V	bus de direcciones
C3	FSM_A10	A8	2.5-V	bus de direcciones
D3	FSM_A11	B6	2.5-V	bus de direcciones
C4	FSM_A12	A6	2.5-V	bus de direcciones
A5	FSM_A13	C7	2.5-V	bus de direcciones
B5	FSM_A14	C6	2.5-V	bus de direcciones
C5	FSM_A15	F13	2.5-V	bus de direcciones
D7	FSM_A16	E13	2.5-V	bus de direcciones
D8	FSM_A17	A5	2.5-V	bus de direcciones
A7	FSM_A18	A4	2.5-V	bus de direcciones
B7	FSM_A19	J7	2.5-V	bus de direcciones
C7	FSM_A20	H7	2.5-V	bus de direcciones
C8	FSM_A21	J9	2.5-V	bus de direcciones
A8	FSM_A22	H9	2.5-V	bus de direcciones
G1	FSM_A23	G9	2.5-V	bus de direcciones
H8	FSM_A24	F8	2.5-V	bus de direcciones
B6	FSM_A25	E8	2.5-V	bus de direcciones
B8	FSM_A26	D8	2.5-V	bus de direcciones
F2	FSM_D0	F16	2.5-V	Bus de datos
E2	FSM_D1	E16	2.5-V	Bus de datos
G3	FSM_D2	M9	2.5-V	Bus de datos
E4	FSM_D3	M8	2.5-V	Bus de datos
E5	FSM_D4	F15	2.5-V	Bus de datos
G5	FSM_D5	E15	2.5-V	Bus de datos
G6	FSM_D6	E12	2.5-V	Bus de datos

Tabla 2-28. Asignaciones de pines de flash, nombres de señales esquemáticas y funciones (Parte 3 de 3)

Junta Referencia (U10)	Esquemático Señal Nombre	Ciclón V E FPGA Número PIN	E/S Estándar	Descripción
H7	FSM_D7	D13	2.5-V	Bus de datos
E1	FSM_D8	J15	2.5-V	Bus de datos
E3	FSM_D9	H15	2.5-V	Bus de datos
F3	FSM_D10	E11	2.5-V	Bus de datos
F4	FSM_D11	D10	2.5-V	Bus de datos
F5	FSM_D12	L10	2.5-V	Bus de datos
H5	FSM_D13	L9	2.5-V	Bus de datos
G7	FSM_D14	G14	2.5-V	Bus de datos
E7	FSM_D15	F14	2.5-V	Bus de datos

Fuente de alimentación
Puede encender la placa de desarrollo desde una entrada de alimentación de CC estilo computadora portátil. El volumen de entradatage debe estar en el rango de 14 V a 20 V, corriente de 4.3 A y una potencia máximatage de 65 W. El vol. CCtagLuego, e se baja a varios rieles de alimentación utilizados por los componentes de la placa y se instala en los conectores HSMC. Un convertidor analógico a digital (ADC) multicanal integrado mide la corriente para varios rieles de placa específicos.

Sistema de distribución de energía
La Figura 2-9 muestra el sistema de distribución de energía en la placa de desarrollo. Las ineficiencias del regulador y el reparto se reflejan en las corrientes mostradas, que son niveles máximos absolutos conservadores.

Figura 2–9. Sistema de distribución de energía

Medición de Potencia
Hay ocho rieles de fuente de alimentación que tienen capacidades de detección de corriente integradas mediante dispositivos ADC diferenciales de 24 bits. Las resistencias de detección de precisión separan los dispositivos y rieles del ADC del plano de suministro primario para que el ADC mida la corriente. Un bus SPI conecta estos dispositivos ADC al controlador del sistema MAX V CPLD 5M2210.

La Figura 2-10 muestra el diagrama de bloques del circuito de medición de potencia.

Figura 2–10. Circuito de medición de potencia

La tabla 2-29 enumera los rieles objetivo. La columna de nombre de señal esquemática especifica el nombre del riel que se está midiendo, mientras que la columna de pines del dispositivo especifica los dispositivos conectados al riel.

Tabla 2-29. Rieles de medición de potencia

Canal	Esquemático Señal Nombre	Volumentage (V)	Dispositivo Alfiler	Descripción
1	CCV	1.1	CCV	Potencia del núcleo FPGA
2	VCCAUX	2.5	VCC_AUX	Auxiliar
3	VCCA_FPLL	2.5	VCCA_FPLL	Potencia analógica PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	Bancos de precontroladores de E/S 3B, 4A, 5A, 5B, 6A, 7A y 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	Bancos de E/S VCC 3B, 6A, 7A y 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	Bancos de E/S VCC 5A y 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	Banco de E/S VCC 4A (DDR3)

Referencia de componentes de la placa

Este capítulo describe los componentes de la placa de desarrollo Cyclone V E FPGA, la información de fabricación y las declaraciones de cumplimiento de la placa.

Componentes de la placa
La tabla enumera la referencia de componentes y la información de fabricación de todos los componentes de la placa de desarrollo.

Tabla 3-1. Referencia de componentes e información de fabricación

Junta Referencia	Componente	Fabricante	Fabricación Número de pieza	Fabricante Websitio
U1	FPGA, ciclón V E F896, 149,500 LE, sin plomo	Corporación Altera	5CEFA7F31I7N	www.altera.com
U13	Sistema MAX V CPLD 5M2210 Controlador	Corporación Altera	5M2210ZF256I5N	www.altera.com
U18	Controlador periférico USB de alta velocidad	Ciprés	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	LED verdes	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	LED rojo	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	LED azul	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	Interruptores DIP de cuatro posiciones	Componentes C&K/ Industrias ITT	TDA04H0SB1	www.ittcannon.com
S1-S8	Apretar botones	Panasonic	EVQPAC07K	Www.panasonic.com
S5	Interruptor deslizante	interruptor electrónico	EG2201A	www.e-switch.com
X1	Reloj LVDS programable con valores predeterminados de 125M	Laboratorios de silicio	570FAB000973DG	www.silabs.com
X3	Oscilador de cristal de 100 MHz, ±50 ppm, CMOS, 2.5 V	Laboratorios de silicio	510GBA100M000BAGx	www.silabs.com
X2	Oscilador de cristal de 50 MHz, ±50 ppm, CMOS, 2.5 V	Laboratorios de silicio	510GBA50M0000BAGx	www.silabs.com
J12	Conector PCB hembra acodado WR-DSUB de 9 pines	Würth Electrónica	618009231121	www.nosotros-online.com
U21	Puente USB a UART	Laboratorios de silicio	CP2104	www.silabs.com
J14	Tira de enchufe LCD de 2 × 7 pines	Samtec	TSM-107-07-GD	www.samtec.com
J14	LCD de 2×16 caracteres, matriz de puntos de 5×8	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Dispositivos Ethernet PHY BASE-T	Semiconductores Marvell	88E1111-B2- CAA1C000	www.maravilla.com
J8, J9	Conectores RJ-45, 10/100/1000Mbps	Würth Electrónica	7499111001A	www.nosotros-online.com
J7	HSMC, versión personalizada del socket de alta velocidad de la familia QSH-DP.	Samtec	ASP-122953-01	www.samtec.com
U20	Transceptor dual RS-232	Tecnología lineal	LTC2803-1	www.lineal.com

Tabla 3-1. Referencia de componentes e información de fabricación

Junta Referencia	Componente	Fabricante	Fabricación Número de pieza	Fabricante Websitio
U12	EEPROM de 64 Kb	Pastilla	24AA64	www.microchip.com
J15, J16	2 x 8 encabezados de depuración	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	SDRAM DDR16 de 16 MB × 8 × 256, 3 MB	Micrón	MT41J128M16	www.micron.com
U9	SDRAM LPDDR16 de 32 MB × 8 × 512, 2 MB	Micrón	MT42L128M32	www.micron.com
U11	SRAM síncrona de 1024K × 18 bits y 18 Mb	Solución integrada de silicio, Inc.	IS61VPS102418A-250TQL	www.issi.com
U10	Flash síncrono de 512 Mb	numonix	PC28F512P30BF	www.numonyx.com
U35	ADC diferencial de 16 canales de 24 bits	Tecnología lineal	LTC2418CGN#PBF	www.lineal.com

Declaración de cumplimiento de China-RoHS

La Tabla 3-2 enumera las sustancias peligrosas incluidas en el kit.

Tabla 3-2. Tabla de nombres de sustancias peligrosas y notas de concentración (1), (2)

Parte Nombre	Dirigir (Pb)	Cadmio (Discos compactos)	Hexavalente Cromo (Cr6 +)	Mercurio (Hg)	Polibromado bifenilos (PB)	Polibromado Éteres de difenilo (PBDE)
Placa de desarrollo Cyclone V E	X*	0	0	0	0	0
Fuente de alimentación de 15 V	0	0	0	0	0	0
Cable USB tipo A-B	0	0	0	0	0	0
Guía del usuario	0	0	0	0	0	0

Notas a la tabla 3-2:

0 indica que la concentración de la sustancia peligrosa en todos los materiales homogéneos de las piezas está por debajo del umbral correspondiente de la norma SJ/T11363-2006.
X* indica que la concentración de la sustancia peligrosa de al menos uno de todos los materiales homogéneos en las piezas está por encima del umbral relevante de la norma SJ/T11363-2006, pero está exento por EU RoHS.

Precaución de conformidad CE EMI
Este kit de desarrollo se entrega de conformidad con los estándares pertinentes exigidos por la Directiva 2004/108/CE. Debido a la naturaleza de los dispositivos lógicos programables, es posible que el usuario modifique el kit de tal manera que genere interferencias electromagnéticas (EMI) que excedan los límites establecidos para este equipo. Cualquier EMI causada como resultado de modificaciones en el material entregado es responsabilidad del usuario.

información adicional

Este capítulo proporciona información adicional sobre el documento y Altera.

Historial de revisión de la placa
La siguiente tabla enumera las versiones de todos los lanzamientos de la placa de desarrollo FPGA Cyclone V E.

Liberar Fecha	Versión	Descripción
Marzo de 2013	silicio de producción	■ Nueva revisión del tablero. Número de pieza del nuevo dispositivo: 5CEFA7F31I7N. ■ La junta aprobó las pruebas de cumplimiento CE.
Noviembre de 2012	Silicio de ingeniería	Lanzamiento inicial.

Historial de revisión del documento
La siguiente tabla enumera el historial de revisiones de este documento.

Fecha	Versión	Cambios
Agosto de 2017	1.4	Ubicación de la placa corregida para el conector SMA de salida de reloj en "Encimaview del Características de la placa de desarrollo FPGA Cyclone V E” en la página 2–2.
Enero de 2017	1.3	Número de pin ENETA_RX_DV corregido en Tabla 2–20 en la página 2–25.
Septiembre de 2015	1.2	■ Se agregó enlace a Tienda de diseño Altera in “Controlador del sistema MAX V CPLD 5M2210” en página 2–5. ■ Etiqueta de dispositivo corregida en Figura 2–5 en la página 2–15.
Marzo de 2013	1.1	■ Se revisó el número de pieza del dispositivo FPGA para el lanzamiento de silicio de producción. ■ Se agregó una sección sobre “Precaución de conformidad CE EMI” en la página 3–2.
Noviembre de 2012	1.0	Lanzamiento inicial.

Convenciones tipográficas
La siguiente tabla muestra las convenciones tipográficas que utiliza este documento.

Visual Señal	Significado
Negrita con mayúscula inicial Letras	Indique los nombres de los comandos, los títulos de los cuadros de diálogo, las opciones de los cuadros de diálogo y otras etiquetas de GUI. por ejemploampel, Guardar como caja de diálogo. Para los elementos de la GUI, las mayúsculas coinciden con la GUI.
atrevido tipo	Indica nombres de directorios, nombres de proyectos, nombres de unidades de disco, file nombres, file extensiones de nombre, nombres de utilidades de software y etiquetas de GUI. por ejemploampel, \qdiseños directorio, D: conducir, y chiptrip.gdf file.
Tipo cursiva con letras mayúsculas iniciales	Indique los títulos de los documentos. por ejemploampel, estratix IV Diseño Pautas.

Placa de desarrollo FPGA Cyclone V E

Manual de referencia

Agosto de 2017 Corporación Altera

Documentos / Recursos

Placa de desarrollo FPGA ALTERA Cyclone V E [pdf] Manual del usuario
Placa de Desarrollo Cyclone V E FPGA, Cyclone, Placa de Desarrollo V E FPGA, Placa de Desarrollo FPGA, Placa de Desarrollo, Placa

Referencias

Manual de usuario

Placa de desarrollo FPGA ALTERA Cyclone V E

Información del producto

Instrucciones de uso del producto

Preguntas frecuentes

Encimaview

Diagrama de bloques de la placa de desarrollo

Componentes de la placa

Tablero terminadoview

Referencia de componentes de la placa

información adicional

Documentos / Recursos

Referencias

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