Notas de la versión IP de Intel® FPGA Ethernet 25G
Guía del usuario
Notas de la versión de 25G Ethernet Intel FPGA IP (dispositivos Intel Agilex)
Las versiones de Intel® FPGA IP coinciden con las versiones del software Intel Quartus® Prime Design Suite hasta la versión 19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de versiones.
El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
1.1. Ethernet 25G Intel FPGA IP v1.0.0
Tabla 1. v1.0.0 2022.09.26
| Versión Intel Quartus Prime | Descripción | Impacto |
| 22.3 | Se agregó soporte para la familia de dispositivos Intel Agilex™ F-tile. • Sólo se admite una velocidad de 25G. • No se admite el protocolo de tiempo de precisión 1588. |
— |
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
YO ASI
9001:2015
Registrado
Notas de la versión de 25G Ethernet Intel FPGA IP (dispositivos Intel Stratix 10)
Si una nota de la versión no está disponible para una versión de IP específica, la IP no tiene cambios en esa versión. Para obtener información sobre las versiones de actualización de IP hasta la versión 18.1, consulte las Notas de la versión de actualización de Intel Quartus Prime Design Suite.
Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus Prime Design Suite hasta la versión 19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel
FPGA IP tiene un nuevo esquema de versiones.
El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Información relacionada
- Notas de la versión de actualización de Intel Quartus Prime Design Suite
- Archivos de la guía del usuario de FPGA IP Intel Stratix®25 Ethernet 10G
- Ethernet 25G Intel Stratix® 10 FPGA IP Diseño ExampArchivos de la guía del usuario
- Erratas para la IP FPGA Intel Ethernet 25G en la base de conocimiento
2.1. Ethernet 25G Intel FPGA IP v19.4.1
Tabla 2. v19.4.1 2020.12.14
| Versión Intel Quartus Prime | Descripción | Impacto |
| 20.4 | Actualización de verificación de longitud en tramas VLAN: • En versiones anteriores de 25G Ethernet Intel FPGA IP, se afirma un error de trama de gran tamaño cuando se cumplen las siguientes condiciones: 1. VLAN a. La detección de VLAN está habilitada. b. El IP transmite/recibe tramas con una longitud equivalente a la longitud máxima de la trama TX/RX más de 1 a 4 octetos. 2. SVLAN a. La detección de SVLAN está habilitada. b. El IP transmite/recibe tramas con una longitud equivalente a la longitud máxima de la trama TX/RX más de 1 a 8 octetos. • En esta versión, la IP se actualiza para corregir este comportamiento. |
— |
| Se actualizó el acceso de la interfaz asignada en memoria de Avalon® a la interfaz status_* para evitar el tiempo de espera asignado en la memoria de Avalon durante lecturas en direcciones inexistentes: • En versiones anteriores de 25G Ethernet Intel FPGA IP, las lecturas de la interfaz asignada en memoria de Avalon a direcciones inexistentes en la interfaz status_* afirmarían status_waitrequest hasta que se agotara el tiempo de espera de la solicitud del maestro asignado en memoria de Avalon. Ahora se ha solucionado el problema de no retener la solicitud de espera cuando se accede a una dirección inexistente. |
— | |
| Las variantes habilitadas para RS-FEC ahora admiten un rendimiento del 100 %. | — |
2.2. Ethernet 25G Intel FPGA IP v19.4.0
Tabla 3. v19.4.0 2019.12.16
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.4 | Cambio de comportamiento de rx_am_lock: • En versiones anteriores de 25G Ethernet Intel FPGA IP, la señal rx_am_lock se comporta igual que rx_block_lock en todas las variantes. • En esta versión, para las variantes de IP habilitadas para RSFEC, rx_am_lock ahora afirma cuando se logra el bloqueo de alineación. Para las variantes no habilitadas para RSFEC, rx_am_lock aún se comporta igual que rx_block_lock. |
La señal de interfaz, rx_am_lock, se comporta de manera diferente a las versiones anteriores para las variantes habilitadas para RSFEC. |
| Se actualizó el inicio del paquete RX MAC: • En versiones anteriores, RX MAC solo busca un carácter de INICIO para determinar el inicio de un paquete. • En esta versión, RX MAC ahora comprueba si hay paquetes entrantes para el delimitador de inicio de trama (SFD), además del carácter de INICIO de forma predeterminada. • Si el modo de paso de preámbulo está habilitado, la MAC comprueba sólo el carácter de INICIO para permitir un preámbulo personalizado. |
— | |
| Se agregó un nuevo registro para habilitar la verificación del preámbulo: • En los registros RX MAC, el registro en el desplazamiento 0x50A [4] se puede escribir en 1 para habilitar la verificación del preámbulo. Este registro es un "no importa" cuando el paso del preámbulo está habilitado. |
— |
2.3. Ethernet 25G Intel FPGA IP v19.3.0
Tabla 4. v19.3.0 2019.09.30
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.3 | Para una variante MAC+PCS+PMA, el nombre del módulo contenedor del transceptor ahora se genera dinámicamente. Esto evita colisiones de módulos no deseadas si se utilizan varias instancias de la IP en un sistema. | — |
2.4. Ethernet 25G Intel FPGA IP v19.2.0
Tabla 5. v19.2.0 2019.07.01
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.2 | Ex diseñoampArchivo para 25G Ethernet Intel FPGA IP: • Se actualizó la opción del kit de desarrollo de destino para dispositivos Intel Stratix® 10 del kit de desarrollo de integridad de señal del transceptor Intel Stratix 10 L-Tile GX a Intel Stratix 10 10 GX Signal Integrity L-Tile (Producción) Kit de desarrollo. |
— |
2.5. Ethernet 25G Intel FPGA IP v19.1
Tabla 6. v19.1 Abril 2019
| Descripción | Impacto |
| Se agregó una nueva característica: Modo adaptativo para adaptación RX PMA: • Se agregó un nuevo parámetro: habilitar la activación de adaptación automática para el modo RX PMA CTLE/DFE. |
Estos cambios son opcionales. Si no actualiza su núcleo IP, no tendrá esta nueva característica. |
| Se cambió el nombre del parámetro Habilitar punto final maestro de depuración de Altera (ADME) a Habilitar punto final maestro de depuración PHY nativo (NPDME) según el cambio de marca de Intel en el software Intel Quartus Prime Pro Edition. El software Intel Quartus Prime Standard Edition todavía utiliza Enable Altera Debug Master Endpoint (ADME). | — |
2.6. Ethernet 25G Intel FPGA IP v18.1
Tabla 7. Versión 18.1 Septiembre 2018
| Descripción | Impacto |
| Se agregó una nueva característica: PMA electiva: • Se agregó un nuevo parámetro: Variantes principales. |
Estos cambios son opcionales. Si no actualiza su núcleo IP, no tendrá estas nuevas funciones. |
| • Se agregó una nueva señal para la interfaz del protocolo de tiempo de precisión 1588: latency_sclk. | |
| Ex diseñoampArchivo para 25G Ethernet Intel FPGA IP: Se cambió el nombre de la opción del kit de desarrollo de destino para dispositivos Intel Stratix 10 de Stratix 10 GX FPGA Development Kit a Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Información relacionada
- Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G
- 25G Ethernet Intel Stratix 10 FPGA IP Diseño ExampGuía del usuario
- Erratas para el núcleo IP Ethernet 25G en la base de conocimientos
2.7. Ethernet 25G Intel FPGA IP v18.0
Tabla 8. Versión 18.0 Mayo 2018
| Descripción | Impacto |
| Versión inicial para dispositivos Intel Stratix 10. | — |
2.8. Archivos de la guía del usuario de FPGA IP Intel Stratix 25 Ethernet 10G
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión principal de IP | Guía del usuario |
| 20.3 | 19.4.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 20.1 | 19.4.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 19.4 | 19.4.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 19.3 | 19.3.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 19.2 | 19.2.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 19.1 | 19.1 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 18.1 | 18.1 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
| 18.0 | 18.0 | Guía del usuario de IP de FPGA Intel Stratix 25 Ethernet de 10 G |
2.9. Ethernet 25G Intel Stratix 10 FPGA IP Diseño ExampArchivos de la guía del usuario
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión principal de IP | Guía del usuario |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Diseño ExampGuía del usuario |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Diseño ExampGuía del usuario |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Diseño ExampGuía del usuario |
Notas de la versión de 25G Ethernet Intel FPGA IP (dispositivos Intel Arria 10)
Si una nota de la versión no está disponible para una versión de IP específica, la IP no tiene cambios en esa versión. Para obtener información sobre las versiones de actualización de IP hasta la versión 18.1, consulte las Notas de la versión de actualización de Intel Quartus Prime Design Suite.
Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus Prime Design Suite hasta la versión 19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de versiones.
El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Información relacionada
- Notas de la versión de actualización de Intel Quartus Prime Design Suite
- Guía del usuario de FPGA IP Intel Arria® 25 Ethernet 10G
- Ethernet 25G Intel Arria® 10 FPGA IP Diseño ExampGuía del usuario
- Erratas para la IP FPGA Intel Ethernet 25G en la base de conocimiento
3.1. Ethernet 25G Intel FPGA IP v19.4.1
Tabla 9. v19.4.1 2020.12.14
| Intel cuarto Versión principal | Descripción | Impacto |
| 20.4 | Actualización de verificación de longitud en tramas VLAN: • En versiones anteriores de 25G Ethernet Intel FPGA IP, se afirma un error de trama de gran tamaño cuando se cumplen las siguientes condiciones: 1. VLAN a. La detección de VLAN está habilitada. b. El IP transmite/recibe tramas con una longitud equivalente a la longitud máxima de la trama TX/RX más de 1 a 4 octetos. 2. SVLAN a. La detección de SVLAN está habilitada. b. El IP transmite/recibe tramas con una longitud equivalente a la longitud máxima de la trama TX/RX más de 1 a 8 octetos. • En esta versión, la IP se actualiza para corregir este comportamiento. |
— |
| Se actualizó el acceso de la interfaz asignada en memoria de Avalon a la interfaz status_* para evitar el tiempo de espera asignado en la memoria de Avalon durante las lecturas en direcciones inexistentes: • La IP se actualiza para anular la solicitud de espera cuando se accede a una dirección inexistente en la interfaz status_*. |
3.2. Ethernet 25G Intel FPGA IP v19.4.0
Tabla 10. v19.4.0 2019.12.16
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.4 | Cambio de comportamiento de rx_am_lock: • En versiones anteriores de 25G Ethernet Intel FPGA IP, la señal rx_am_lock se comporta igual que rx_block_lock en todas las variantes. • En esta versión, para las variantes de IP habilitadas para RSFEC, rx_am_lock ahora afirma cuando se logra el bloqueo de alineación. Para las variantes no habilitadas para RSFEC, rx_am_lock aún se comporta igual que rx_block_lock. |
La señal de interfaz, rx_am_lock, se comporta de manera diferente a las versiones anteriores para las variantes habilitadas para RSFEC. |
| Se actualizó el inicio del paquete RX MAC: • En versiones anteriores, RX MAC solo busca un carácter de INICIO para determinar el inicio de un paquete. • En esta versión, RX MAC ahora comprueba si hay paquetes entrantes para el delimitador de inicio de trama (SFD), además del carácter de INICIO de forma predeterminada. • Si el modo de paso de preámbulo está habilitado, la MAC comprueba sólo el carácter de INICIO para permitir un preámbulo personalizado. |
— | |
| Se agregó un nuevo registro para habilitar la verificación del preámbulo: • En los registros RX MAC, el registro en el desplazamiento 0x50A [4] se puede escribir en 1 para habilitar la verificación del preámbulo. Este registro es un "no importa" cuando el paso del preámbulo está habilitado. |
— |
3.3. Ethernet 25G Intel FPGA IP v19.1
Tabla 11. v19.1 Abril 2019
| Descripción | Impacto |
| Se cambió el nombre del parámetro Habilitar punto final maestro de depuración de Altera (ADME) a Habilitar punto final maestro de depuración PHY nativo (NPDME) según el cambio de marca de Intel en el software Intel Quartus Prime Pro Edition. El software Intel Quartus Prime Standard Edition todavía utiliza Enable Altera Debug Master Endpoint (ADME). | — |
3.4. Núcleo IP Ethernet 25G v17.0
Tabla 12. Versión 17.0 Mayo 2017
| Descripción | Impacto |
| Se agregó una función de sombra para leer registros de estadísticas. • En los registros de estadísticas de TX, se reemplazó el registro CLEAR_TX_STATS en el desplazamiento 0x845 con el nuevo registro CNTR_TX_CONFIG. El nuevo registro agrega una solicitud de sombra y un bit de borrado de error de paridad al bit que borra todos los registros de estadísticas de TX. Se agregó un nuevo registro CNTR_RX_STATUS en el desplazamiento 0x846, que incluye un bit de error de paridad y un bit de estado para la solicitud de sombra. • En los registros de estadísticas RX, se reemplazó el registro CLEAR_RX_STATS en el desplazamiento 0x945 con el nuevo registro CNTR_RX_CONFIG. El nuevo registro agrega una solicitud de sombra y un bit de borrado de error de paridad al bit. que borra todos los registros de estadísticas de TX. Se agregó un nuevo registro CNTR_TX_STATUS en el desplazamiento 0x946, que incluye un bit de error de paridad y un bit de estado para la solicitud de sombra. |
La nueva característica admite una confiabilidad mejorada en las lecturas de contadores estadísticos. Para leer un contador de estadísticas, primero configure el bit de solicitud de sombra para ese conjunto de registros (RX o TX) y luego lea una instantánea del registro. Los valores leídos dejan de incrementarse mientras la función de sombra está activa, pero los contadores subyacentes continúan incrementándose. Después de restablecer la solicitud, los contadores reanudan sus valores acumulados. Además, los nuevos campos de registro incluyen estado de error de paridad y bits de borrado. |
| Formato de marcador de alineación RS-FEC modificado para cumplir con la Cláusula 108 ahora finalizada de IEEE 802.3by especificación. Anteriormente, la función RS-FEC cumplía con el Programa 25 del Consorcio 50G/3G, antes de IEEE finalización de la especificación. |
El RX RS-FEC ahora detecta y bloquea los marcadores de alineación antiguos y nuevos, pero el TX RS-FEC genera solo el nuevo formato de marcador de alineación IEEE. |
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3.5. Núcleo IP Ethernet 25G v16.1
Tabla 13. Versión 16.1 de octubre de 2016
| Descripción | Impacto |
| Versión inicial en Intel FPGA IP Library. | — |
Información relacionada
- Guía del usuario del núcleo IP Ethernet 25G
- Erratas para el núcleo IP Ethernet 25G en la base de conocimientos
3.6. Archivo de la guía del usuario de FPGA IP Intel Arria® 25 Ethernet 10G
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión IP | Guía del usuario |
| 20.3 | 19.4.0 | Guía del usuario de FPGA IP Intel Arria® 25 Ethernet 10G |
| 19.4 | 19.4.0 | Guía del usuario de FPGA IP Intel Arria 25 Ethernet 10G |
| 17.0 | 17.0 | Guía del usuario de FPGA IP Intel Arria 25 Ethernet 10G |
3.7. Ethernet 25G Intel Arria 10 FPGA IP Diseño Exampel usuario Archivos de guías
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión principal de IP | Guía del usuario |
| 16.1 | 16.1 | Diseño Ethernet 25G ExampGuía del usuario |
Notas de la versión IP de Intel® FPGA Ethernet 25G
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Identificación: 683067
Versión: 2022.09.26
Documentos / Recursos
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Intel 25G Ethernet Intel FPGA IP [pdf] Guía del usuario Ethernet 25G Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |