Núcleo IP BCH de Intel

Acerca de BCH IP Core

Información relacionada

• Archivo de documentos básicos de PI del BCH en la página 24
  • Proporciona una lista de guías de usuario para versiones anteriores de BCH IP Core.
• Introducción a los núcleos IP Intel FPGA
  • Proporciona información general sobre todos los núcleos IP de Intel FPGA, incluida la parametrización, generación, actualización y simulación de núcleos IP.
• Creación de secuencias de comandos de simulación Qsys e IP independientes de la versión
  • Cree scripts de simulación que no requieran actualizaciones manuales para actualizaciones de versión de software o IP.
• Mejores prácticas de gestión de proyectos
  • Pautas para una gestión eficiente y portabilidad de su proyecto y propiedad intelectual files.

 Características principales de Intel® DSP IP

• Interfaces Avalon® Streaming (Avalon-ST)
• Preparado para DSP Builder para Intel® FPGA
• Bancos de pruebas para verificar el IP core
• Modelos de simulación funcional IP para uso en simuladores VHDL y Verilog HDL compatibles con Intel

Características principales de BCH IP

• Codificador o decodificador de alto rendimiento totalmente parametrizable para la detección y corrección de errores:
• Número de símbolos por palabra clave
• Número de símbolos de verificación por palabra clave
• Número de bits de entrada paralelos

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos FPGA y semiconductores según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.

• Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

Compatibilidad con la familia de dispositivos DSP IP Core

Intel ofrece los siguientes niveles de compatibilidad de dispositivos para los núcleos IP de Intel FPGA:

• Soporte avanzado—el núcleo IP está disponible para simulación y compilación para esta familia de dispositivos. Programación de FPGA file (.pof) el soporte no está disponible para el software Quartus Prime Pro Stratix 10 Edition Beta y, como tal, no se puede garantizar el cierre de tiempo de IP. Los modelos de tiempo incluyen estimaciones iniciales de ingeniería de retrasos basadas en información temprana posterior al diseño. Los modelos de temporización están sujetos a cambios, ya que las pruebas de silicio mejoran la correlación entre el silicio real y los modelos de temporización. Puede usar este núcleo de IP para estudios de utilización de recursos y arquitectura del sistema, simulación, pinout, evaluaciones de latencia del sistema, evaluaciones de tiempo básico (presupuesto de canalización) y estrategia de transferencia de E/S (ancho de ruta de datos, profundidad de ráfaga, compensaciones de estándares de E/S). ).
• Soporte preliminar—Intel verifica el núcleo IP con modelos de tiempo preliminares para esta familia de dispositivos. El núcleo de IP cumple con todos los requisitos funcionales, pero es posible que aún se esté sometiendo a un análisis de tiempo para la familia de dispositivos. Puede usarlo en diseños de producción con precaución.
• último apoyo—Intel verifica el núcleo IP con modelos de tiempo finales para esta familia de dispositivos. El núcleo IP cumple con todos los requisitos funcionales y de tiempo para la familia de dispositivos. Puede usarlo en diseños de producción.

Tabla 1. Compatibilidad con la familia de dispositivos DSP IP Core

Familia de dispositivos	Apoyo
Arria® II GX	Final
Arria II GZ	Final
Arria V	Final
Intel Arria 10	Final
Ciclón® IV	Final
Ciclón V	Final
Intel ciclón 10	Final
FPGA Intel MAX® 10	Final
Stratix® IV GT	Final
Stratix IV GX/E	Final
estratix v	Final
Intel Stratix 10	Avance
Otras familias de dispositivos	Sin soporte

 Información de lanzamiento de BCH IP Core

Utilice la información de la versión cuando obtenga la licencia del IP Core.

Tabla 2. Información de la versión

Artículo	Descripción
Versión	17.1
Fecha de lanzamiento	Noviembre 2017
Código de pedido	IP-BCH (IPR-BCH)

Intel verifica que la versión actual del software Quartus Prime compila la versión anterior de cada núcleo de IP. Intel no verifica que el software Quartus Prime compile versiones principales de IP anteriores a la versión anterior. Las notas de la versión de Intel FPGA IP enumeran las excepciones.
Información relacionada

• Notas de la versión de Intel FPGA IP
• Errata para BCH IP core en la Base de conocimientos

Verificación del núcleo IP de DSP

• Antes de releasinEn la versión ga de un núcleo IP, Intel ejecuta pruebas de regresión exhaustivas para verificar su calidad y corrección. Intel genera variaciones personalizadas del núcleo IP para evaluar las diversas opciones de parámetros y simula exhaustivamente los modelos de simulación resultantes, verificando los resultados con modelos de simulación maestros.

BCH IP Core Desempeño y Utilización de Recursos

• Rendimiento típicamente esperado para un BCH IP Core usando el software Quartus Prime con los dispositivos Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) y Stratix V (5SGXEA7H3F35C3). Donde m es el número de bits por símbolo; n es la longitud de la palabra clave; d es el ancho de entrada de datos en paralelo; t es la capacidad de corrección de errores.

Tabla 3. Desempeño del decodificador y utilización de recursos

Dispositivo	Parámetros				Memoria		ALM	Registros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primario	secundaria
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Ciclón V	8	255	10	42	7	—	18,264	40,709	3,266	150
estratix v	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Ciclón V	8	255	12	42	9	—	22,243	49,243	4,511	149
estratix v	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Ciclón V	8	255	2	42	4	—	5,527	13,174	857	174
estratix v	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Ciclón V	8	255	5	42	5	—	10,234	23,391	1,551	164
continuado…

Dispositivo	Parámetros				Memoria		ALM	Registros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primario	secundaria
estratix v	8	255	5	42	—	5	10,820	24,868	2,612	335
estratix v	14	8784	10	20	—	18	7,358	15,082	761	346
estratix v	14	8784	10	40	—	18	14,331	28,743	1,630	316
estratix v	14	8784	10	80	—	18	28,383	56,292	3,165	281
estratix v	14	8784	20	20	—	18	10,103	19,833	933	323
estratix v	14	8784	20	40	—	18	20,012	37,413	1,747	304
estratix v	14	8784	20	80	—	18	39,225	72,151	3,673	282
estratix v	14	8784	30	20	—	17	11,784	23,924	844	329
estratix v	14	8784	30	40	—	19	23,061	44,313	1,836	289
estratix v	14	8784	30	80	—	19	43,949	85,476	3,398	263
estratix v	14	8784	40	20	—	19	13,801	28,032	743	307
estratix v	14	8784	40	40	—	19	26,107	51,680	1,472	291
estratix v	14	8784	40	80	—	21	50,303	98,545	3,351	248
estratix v	14	8784	50	20	—	20	16,407	33,020	967	307
estratix v	14	8784	50	40	—	20	31,095	60,503	1,991	288
estratix v	14	8784	50	80	—	22	58,690	116,232	3,222	249
estratix v	14	8784	60	20	—	20	18,290	37,106	914	297
estratix v	14	8784	60	40	—	20	35,041	67,183	2,324	292
estratix v	14	8784	60	80	—	37	80,961	160,458	7,358	233
estratix v	14	8784	70	20	—	20	20,494	41,471	545	286
estratix v	14	8784	70	40	—	20	38,294	74,727	1,778	280
estratix v	14	8784	70	80	—	38	88,040	173,311	7,769	232
estratix v	14	8784	80	20	—	22	22,437	45,334	691	276
estratix v	14	8784	80	40	—	22	42,256	82,173	1,363	285
estratix v	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tabla 4. Rendimiento del codificador y uso de recursos

Dispositivo	Parámetros				Memoria		ALM	Registros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primario	secundaria
Arria V	8	255	10	42	2	—	337	592	0	243
Ciclón V	8	255	10	42	2	—	339	592	0	166
estratix v	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Ciclón V	8	255	12	42	2	—	395	602	0	174
continuado…

Dispositivo	Parámetros				Memoria		ALM	Registros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primario	secundaria
estratix v	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Ciclón V	8	255	2	42	2	—	219	556	3	197
estratix v	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Ciclón V	8	255	5	42	2	—	237	565	1	193
estratix v	8	255	5	42	—	1	260	573	0	400
estratix v	14	8784	10	20	—	3	400	785	4	387
estratix v	14	8784	10	40	—	3	613	1,348	1	380
estratix v	14	8784	10	80	—	3	1,009	2,451	4	309
estratix v	14	8784	20	20	—	3	775	849	1	373
estratix v	14	8784	20	40	—	3	1,340	1,410	0	312
estratix v	14	8784	20	80	—	3	2,222	2,515	1	242
estratix v	14	8784	30	20	—	3	1,161	919	1	324.
estratix v	14	8784	30	40	—	3	2,074	1,480	0	253
estratix v	14	8784	30	80	—	3	3,583	2,580	2	224
estratix v	14	8784	40	20	—	3	1,522	977	4	307
estratix v	14	8784	40	40	—	3	2,789	1,541	0	249
estratix v	14	8784	40	80	—	3	4,909	2,647	0	191
estratix v	14	8784	50	20	—	4	1,926	1,042	9	295
estratix v	14	8784	50	40	—	4	3,467	1,610	1	234
estratix v	14	8784	50	80	—	4	6,297	2,714	3	182
estratix v	14	8784	60	20	—	4	2,356	1,121	0	266
estratix v	14	8784	60	40	—	4	3,824	1,680	1	229
estratix v	14	8784	60	80	—	4	7,548	2,783	0	167
estratix v	14	8784	70	20	—	4	2,595	1,184	2	273
estratix v	14	8784	70	40	—	4	4,372	1,746	0	221
estratix v	14	8784	70	80	—	4	8,321	2,850	2	169
estratix v	14	8784	80	20	—	5	2,885	1,251	1	293
estratix v	14	8784	80	40	—	5	5,163	1,812	0	220
estratix v	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Primeros pasos

Instalación y concesión de licencias de núcleos IP Intel FPGA

La instalación del software Intel Quartus® Prime incluye la biblioteca Intel FPGA IP. Esta biblioteca proporciona muchos núcleos de IP útiles para su uso en producción sin necesidad de una licencia adicional. Algunos núcleos Intel FPGA IP requieren la compra de una licencia por separado para uso en producción. El modo de evaluación de IP de FPGA de Intel le permite evaluar estos núcleos de IP de FPGA de Intel con licencia en simulación y hardware, antes de decidir comprar una licencia de núcleo de IP de producción completa. Solo necesita comprar una licencia de producción completa para los núcleos Intel IP con licencia después de completar la prueba de hardware y estar listo para usar la IP en producción. El software Intel Quartus Prime instala núcleos IP en las siguientes ubicaciones de manera predeterminada:
Figura 1. Ruta de instalación de IP Core

Tabla 5. Ubicaciones de instalación de IP Core

Ubicación	Software	Plataforma
:\intelFPGA_pro\quartus\ip\altera	Edición Intel Quartus Prime Pro	Windows *
:\intelFPGA\cuarto\ip\altera	Edición estándar Intel Quartus Prime	Ventanas
:/intelFPGA_pro/Quartus/IP/Altera	Edición Intel Quartus Prime Pro	Linux *
:/entre FPGA/Quartus/IP/Altera	Edición estándar Intel Quartus Prime	Linux

Modo de evaluación IP de Intel FPGA

El modo de evaluación de IP de Intel FPGA gratuito le permite evaluar los núcleos de IP de Intel FPGA con licencia en simulación y hardware antes de la compra. Intel FPGA IP Evaluation Mode admite las siguientes evaluaciones sin una licencia adicional:

• Simule el comportamiento de un núcleo Intel FPGA IP con licencia en su sistema.
• Verifique la funcionalidad, el tamaño y la velocidad del núcleo IP de forma rápida y sencilla.
• Generar programación de dispositivos por tiempo limitado files para diseños que incluyen núcleos IP.
• Programa un dispositivo con tu IP core y verifica tu diseño en hardware.

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.

• Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

Intel FPGA IP Evaluation Mode admite los siguientes modos de funcionamiento:

• atado—Permite ejecutar el diseño que contiene la IP de Intel FPGA con licencia de forma indefinida con una conexión entre su placa y la computadora host. El modo conectado requiere un grupo de acción de prueba conjunta en serie (JTAG) cable conectado entre el JTAG puerto en su placa y la computadora host, que ejecuta el programador Intel Quartus Prime durante el período de evaluación del hardware. El programador solo requiere una instalación mínima del software Intel Quartus Prime y no requiere una licencia de Intel Quartus Prime. La computadora host controla el tiempo de evaluación enviando una señal periódica al dispositivo a través del JTAG puerto. Si todos los núcleos de IP con licencia en el diseño admiten el modo conectado, el tiempo de evaluación se ejecuta hasta que caduque cualquier evaluación de núcleo de IP. Si todos los núcleos de IP admiten un tiempo de evaluación ilimitado, el dispositivo no se agota.
• sin ataduras—Permite ejecutar el diseño que contiene la IP licenciada por tiempo limitado. El núcleo IP vuelve al modo sin ataduras si el dispositivo se desconecta de la computadora host que ejecuta el software Intel Quartus Prime. El núcleo de IP también vuelve al modo sin ataduras si cualquier otro núcleo de IP con licencia en el diseño no es compatible con el modo con ataduras.

Cuando vence el tiempo de evaluación para cualquier IP de Intel FPGA con licencia en el diseño, el diseño deja de funcionar. Todos los núcleos de IP que utilizan el modo de evaluación de IP de Intel FPGA expiran simultáneamente cuando cualquier núcleo de IP en el diseño expira. Cuando vence el tiempo de evaluación, debe reprogramar el dispositivo FPGA antes de continuar con la verificación del hardware. Para ampliar el uso del núcleo de IP para la producción, compre una licencia de producción completa para el núcleo de IP.
Debe comprar la licencia y generar una clave de licencia de producción completa antes de poder generar una programación de dispositivos sin restricciones file. Durante el modo de evaluación de Intel FPGA IP, el compilador solo genera una programación de dispositivo de tiempo limitado. file ( _time_limited.sof) que vence en el límite de tiempo.

Figura 2. Flujo del modo de evaluación de Intel FPGA IP

Nota:

Consulte la guía del usuario de cada IP Core para conocer los pasos de parametrización y los detalles de implementación.
Intel otorga licencias de núcleos IP perpetuos por puesto. El precio de la licencia incluye el mantenimiento y la asistencia durante el primer año. Debe renovar el contrato de mantenimiento para recibir actualizaciones, correcciones de errores y soporte técnico más allá del primer año. Debe comprar una licencia de producción completa para los núcleos IP de FPGA de Intel que requieren una licencia de producción antes de generar la programación. files que puede usar por tiempo ilimitado. Durante el modo de evaluación de Intel FPGA IP, el compilador solo genera una programación de dispositivo de tiempo limitado. file ( _time_limited.sof) que vence en el límite de tiempo. Para obtener sus claves de licencia de producción, visite el Centro de licencias de autoservicio o comuníquese con su representante local de Intel FPGA.
Los Acuerdos de licencia de software Intel FPGA rigen la instalación y el uso de núcleos IP con licencia, el software de diseño Intel Quartus Prime y todos los núcleos IP sin licencia.

Información relacionada

• Sitio de licencias Intel Quartus Prime
• Instalación y licencia del software Intel FPGA

BCH IP Core Intel FPGA IP Comportamiento de tiempo de espera del modo de evaluación

Todos los núcleos de IP en un dispositivo expiran simultáneamente cuando se alcanza el tiempo de evaluación más restrictivo. Si un diseño tiene más de un núcleo de IP, el comportamiento de tiempo de espera de los otros núcleos de IP puede enmascarar el comportamiento de tiempo de espera de un núcleo de IP específico. Para núcleos de IP, el tiempo de espera sin ataduras es de 1 hora; el valor de tiempo de espera conectado es indefinido. Su diseño deja de funcionar después de que expira el tiempo de evaluación del hardware. El software Quartus Prime utiliza el modo de evaluación IP Intel FPGA Files (.ocp) en el directorio de su proyecto para identificar su uso del programa de evaluación Intel FPGA IP Evaluation Mode. Después de activar la función, no elimine estos files.Cuando expira el tiempo de evaluación, el puerto de salida de datos data_out baja
Información relacionada
UN 320: OpenCore Plus Evaluación de Megafunciones

Editor de catálogos y parámetros

El catálogo de IP muestra los núcleos de IP disponibles para su proyecto. Utilice las siguientes funciones del catálogo de IP para ubicar y personalizar un núcleo de IP:

• Filtre el catálogo de IP para Mostrar IP para la familia de dispositivos activos o Mostrar IP para todas las familias de dispositivos. Si no tiene ningún proyecto abierto, seleccione la familia de dispositivos en el catálogo de IP.
• Escriba en el campo de búsqueda para localizar cualquier nombre central de IP completo o parcial en el catálogo de IP.
• Haga clic con el botón derecho en el nombre de un núcleo de IP en el catálogo de IP para mostrar detalles sobre los dispositivos compatibles, abrir la carpeta de instalación del núcleo de IP y obtener enlaces a la documentación de IP.
• Hacer clic Buscar IP del socio para acceder a la información de IP del socio en el web.
• El editor de parámetros le solicita que especifique un nombre de variación de IP, puertos opcionales y salida file opciones de generación. El editor de parámetros genera una IP Intel Quartus Prime de nivel superior file (.ip) para una variación de IP en proyectos Intel Quartus Prime Pro Edition.
• El editor de parámetros genera una IP Quartus de nivel superior file (.qip) para una variación de IP en proyectos Intel Quartus Prime Standard Edition. Estas fileLos s representan la variación de IP en el proyecto y almacenan información de parametrización.

Figura 3. Editor de parámetros IP (Intel Quartus Prime Pro Edition)

Figura 4. Editor de parámetros IP (Intel Quartus Prime Standard Edition)

Generación de núcleos IP (Intel Quartus Prime Pro Edition)

Configure rápidamente los núcleos IP de Intel FPGA en el editor de parámetros Intel Quartus Prime. Haga doble clic en cualquier componente del catálogo de IP para iniciar el editor de parámetros. El editor de parámetros le permite definir una variación personalizada del IP core. El editor de parámetros genera la síntesis de variación de IP y la simulación opcional filearena

añade
el .ip file representando la variación de su proyecto automáticamente.
Figura 5. Editor de parámetros IP (Intel Quartus Prime Pro Edition)

Siga estos pasos para ubicar, instanciar y personalizar un IP Core en el editor de parámetros:

1. Cree o abra un proyecto Intel Quartus Prime (.qpf) para contener la variación de IP instanciada.
2. En el Catálogo de IP (Herramientas ➤ Catálogo de IP), ubique y haga doble clic en el nombre del núcleo de IP para personalizar. Para ubicar un componente específico, escriba parte o todo el nombre del componente en el cuadro de búsqueda del Catálogo IP. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su variación de IP personalizada. No incluya espacios en los nombres o rutas de variación de IP. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip. Haga clic en Aceptar. Aparece el editor de parámetros.
4. Establezca los valores de los parámetros en el editor de parámetros y view el diagrama de bloques del componente. La pestaña Mensajes de parametrización en la parte inferior muestra cualquier error en los parámetros de IP:

• Opcionalmente, seleccione valores de parámetros preestablecidos si se proporcionan para su núcleo de IP. Los preajustes especifican valores de parámetros iniciales para aplicaciones específicas.
• Especifique los parámetros que definen la funcionalidad principal de IP, las configuraciones de puertos y las características específicas del dispositivo.
• Especificar opciones para procesar el IP core files en otras herramientas EDA.
• Nota: Consulte su guía de usuario de IP core para obtener información sobre parámetros específicos de IP core.

1. Haga clic en Generar HDL. Aparece el cuadro de diálogo Generación.
2. Especificar salida file opciones de generación y, a continuación, haga clic en Generar. La síntesis y la simulación. files generar de acuerdo a sus especificaciones.
3. Para generar un banco de pruebas de simulación, haga clic en Generar ➤ Generar sistema de banco de pruebas. Especifique las opciones de generación del banco de pruebas y luego haga clic en Generar.
4. Para generar una plantilla de creación de instancias HDL que pueda copiar y pegar en su editor de texto, haga clic en Generar ➤ Mostrar plantilla de creación de instancias.
5. Haga clic en Finalizar. Haga clic en Sí si se le solicita que agregue files que representan la variación de IP de su proyecto.
6. Después de generar e instanciar su variación de IP, haga las asignaciones de pines adecuadas para conectar los puertos.

Nota: Algunos núcleos de IP generan diferentes implementaciones de HDL según los parámetros del núcleo de IP. El RTL subyacente de estos núcleos de IP contiene un código hash único que evita colisiones de nombres de módulos entre diferentes variaciones del núcleo de IP. Este código único se mantiene constante, dada la misma configuración de IP y versión de software durante la generación de IP. Este código único puede cambiar si edita los parámetros del núcleo de IP o actualiza la versión del núcleo de IP. Para evitar la dependencia de estos códigos únicos en su entorno de simulación, consulte Generación de un script de configuración de simulador combinado.

Salida de generación IP Core (Intel Quartus Prime Pro Edition)

El software Intel Quartus Prime genera el siguiente resultado file estructura para núcleos de IP individuales que no forman parte de un sistema de Platform Designer.

Figura 6. Salida de generación de núcleo de IP individual (Intel Quartus Prime Pro Edition)

• Si es compatible y está habilitado para su variación de IP core.

Tabla 6. Salida Files de Intel FPGA Generación IP

File Nombre	Descripción
<tu dirección Ip>.ip	Variación de IP de nivel superior file que contiene la parametrización de un IP core en tu proyecto. Si la variación de IP es parte de un sistema de Platform Designer, el editor de parámetros también genera un .qsys file.
<tu dirección Ip>.cmp	Declaración de componentes VHDL (.cmp) file es un texto file que contiene definiciones locales genéricas y de puerto que usa en el diseño de VHDL files.
<tu dirección Ip>_generacion.rpt	Registro de generación de IP o Platform Designer file. Muestra un resumen de los mensajes durante la generación de IP.
continuado…

File Nombre	Descripción
<tu dirección Ip>.qgsimc (solo sistemas de Platform Designer)	Almacenamiento en caché de simulación file que compara el .qsys y el .ip files con la parametrización actual del sistema Platform Designer e IP core. Esta comparación determina si Platform Designer puede omitir la regeneración de HDL.
<tu dirección Ip>.qgsynth (solo sistemas Platform Designer)	Almacenamiento en caché de síntesis file que compara el .qsys y el .ip files con la parametrización actual del sistema Platform Designer e IP core. Esta comparación determina si Platform Designer puede omitir la regeneración de HDL.
<tu dirección Ip>.qip	Contiene toda la información para integrar y compilar el componente IP.
<tu dirección Ip>.csv	Contiene información sobre el estado de actualización del componente IP.
.bsf	Una representación simbólica de la variación de IP para usar en el diagrama de bloques Files (.bdf).
<tu dirección Ip>.spd	Aporte file que requiere ip-make-simscript para generar scripts de simulación. El .spd file contiene una lista de files que genera para la simulación, junto con información sobre las memorias que inicializa.
<tu dirección Ip>.ppf	El planificador de pines File (.ppf) almacena las asignaciones de puertos y nodos para los componentes de IP que crea para usar con Pin Planner.
<tu dirección Ip>_bb.v	Utilice Verilog BlackBox (_bb. v) file como una declaración de módulo vacío para usar como caja negra.
<tu dirección Ip>_inst.v o _inst.vhd	Ex HDLampplantilla de creación de instancias. Copia y pega el contenido de este file en tu HDL file para instanciar la variación de IP.
<tu dirección Ip>.regmap	Si la IP contiene información de registro, el software Intel Quartus Prime genera el .regmap file. El .regmap file describe la información del mapa de registros de las interfaces maestra y esclava. Este file complementos el .sopcinfo file proporcionando información de registro más detallada sobre el sistema. Este file habilita la visualización del registro views y estadísticas personalizables por el usuario en la consola del sistema.
<tu dirección Ip>.svd	Permite que las herramientas de depuración del sistema HPS view los mapas de registro de los periféricos que se conectan a HPS dentro de un sistema Platform Designer. Durante la síntesis, el software Intel Quartus Prime almacena el .svd files para la interfaz esclava visible para los maestros de la consola del sistema en el .sof file en la sesión de depuración. La consola del sistema lee esta sección, que Platform Designer consulta para obtener información del mapa de registros. Para los esclavos del sistema, Platform Designer accede a los registros por nombre.
<tu dirección Ip>.vtu dirección Ip>.vhd	HDL files que instancian cada submódulo o núcleo IP secundario para síntesis o simulación.
mentor/	Contiene un script msim_setup.TCL para configurar y ejecutar una simulación de ModelSim.
aldec/	Contiene un script Riviera*-PRO rivierapro_setup. TCL para configurar y ejecutar una simulación.
/sinopsis/vcs /sinopsis/vcsmx	Contiene un script de shell vcs_setup.sh para configurar y ejecutar una simulación VCS*. Contiene un script de shell vcsmx_setup.sh y synopsys_sim.setup file para configurar y ejecutar una simulación VCS MX*.
/cadencia	Contiene un script de shell ncsim_setup.sh y otra configuración files para configurar y ejecutar una simulación NCSIM.
/submódulos	Contiene HDL files para el submódulo IP core.
<submódulo IP>/	Platform Designer genera subdirectorios /synth y /sim para cada directorio de submódulo IP que genera Platform Designer.

Simulación de núcleos IP Intel FPGA

El software Intel Quartus Prime es compatible con la simulación IP core RTL en simuladores EDA específicos. La generación de IP crea simulación files, incluido el modelo de simulación funcional, cualquier banco de pruebas (o exampdiseño de archivos) y scripts de configuración de simuladores específicos del proveedor para cada núcleo de IP. Utilice el modelo de simulación funcional y cualquier banco de pruebas o exampdiseño de archivos para simulación. La salida de generación de IP también puede incluir scripts para compilar y ejecutar cualquier banco de pruebas. Los scripts enumeran todos los modelos o bibliotecas que necesita para simular su IP core.
El software Intel Quartus Prime brinda integración con muchos simuladores y admite múltiples flujos de simulación, incluidos sus propios flujos de simulación con guiones y personalizados. Cualquiera que sea el flujo que elija, la simulación del núcleo de IP implica los siguientes pasos:

1. Generar modelo de simulación, banco de pruebas (o exampdiseño de archivo) y secuencia de comandos de configuración del simulador files.
2. Configure el entorno de su simulador y cualquier script de simulación.
3. Compile bibliotecas de modelos de simulación.
4. Ejecute su simulador.

Flujo de diseño de DSP Builder para Intel FPGA

DSP Builder para Intel FPGA acorta los ciclos de diseño de procesamiento de señales digitales (DSP) al ayudarlo a crear la representación de hardware de un diseño DSP en un entorno de desarrollo compatible con algoritmos.
Este núcleo de IP es compatible con DSP Builder para Intel FPGA. Utilice el flujo de DSP Builder para Intel FPGA si desea crear un modelo de DSP Builder para Intel FPGA que incluya una variación de núcleo de IP; use IP Catalog si desea crear una variación principal de IP que pueda instanciar manualmente en su diseño.
Información relacionada
Capítulo Uso de funciones MegaCore en el Manual de DSP Builder para Intel FPGA.

Descripción funcional de BCH IP Core

Este tema describe la arquitectura, las interfaces y las señales del IP Core.
Puede parametrizar el núcleo IP de BCH como codificador o decodificador. El codificador recibe paquetes de datos y genera los símbolos de verificación; el decodificador detecta y corrige errores.

Codificador BCH IP Core

El codificador BCH tiene una arquitectura paralela con entrada y salida de d bits de datos. Cuando el codificador recibe símbolos de datos, genera símbolos de verificación para una palabra clave determinada y envía la palabra clave de entrada con los símbolos de verificación a la interfaz de salida. El codificador usa contrapresión en el componente aguas arriba cuando genera los símbolos de verificación.
Figura 7. Temporización del codificador

La señal de listo indica que el codificador puede aceptar el flujo entrante. En el flanco ascendente de clk, si la señal de codificador listo es alta, envíe el flujo de datos de entrada a través del puerto data_in y afirme la carga alta para indicar datos de entrada válidos. Suponga que la palabra del mensaje completo necesita X señales de reloj. Cuando este proceso de entrada alcanza los ciclos de reloj X-1, la señal de codificador listo baja. En el siguiente flanco ascendente de clk, el codificador acepta la entrada del puerto de entrada de datos y recibe la palabra de mensaje completa. Antes de que la señal de listo vuelva a ser alta, el codificador no acepta nuevos datos de entrada. Cuando la señal valid_outt se afirma alta, la palabra clave codificada de salida es válida en el puerto data_out. En el primer ciclo de reloj en el que los datos de salida son válidos, sop_out se establece en alto solo durante un ciclo, lo que indica el inicio del paquete. El núcleo de IP tiene presión de avance y retroceso, que puede controlar con la señal de listo y fregadero_listo. Afirme correctamente las señales sop_in y eop_in en el ciclo de reloj, es decir, el primer y último ciclo de reloj de la palabra de código de entrada.

Palabras clave abreviadas
El núcleo IP de BCH admite palabras de código abreviadas. Una palabra de código abreviada contiene menos símbolos que el valor máximo de N, que es 2M –1, donde N es el número total de símbolos por palabra de código y M es el número de bits por símbolo. Una palabra de código abreviada es matemáticamente equivalente a un código de longitud máxima con los símbolos de datos adicionales al comienzo de la palabra de código establecidos en 0. Por ej.ample, (220,136) es una palabra clave abreviada de (255,171). Ambas palabras de código utilizan el mismo número de símbolos de verificación, 11. Para utilizar palabras de código abreviadas con el decodificador, utilice el editor de parámetros para establecer la longitud de la palabra de código en el valor correcto.

Decodificador de núcleo IP BCH

Cuando el decodificador recibe la palabra clave codificada, utiliza los símbolos de verificación para detectar errores y corregirlos. La palabra de código codificada recibida puede diferir de la palabra de código original debido al ruido en el canal. El decodificador detecta errores utilizando varios polinomios para ubicar la ubicación del error y el valor del error. Cuando el decodificador obtiene la ubicación y el valor del error, el decodificador corrige los errores en una palabra de código y envía la palabra de código a la salida. Si e<=t, el núcleo IP puede corregir errores; si e > t, verá resultados impredecibles.
Figura 8. Temporización del decodificador

La palabra clave comienza cuando afirma la señal de carga y la señal sop_in. El decodificador acepta los datos en data_in como datos válidos. La palabra clave termina cuando afirma la señal eop_in. Para una palabra de código de 1 canal, haga valer las señales sop_in y eop_in para un ciclo de reloj. Cuando el decodificador anula la señal de listo, el decodificador no puede procesar más datos hasta que vuelva a afirmar la señal de listo. A la salida, el funcionamiento es idéntico. Cuando el decodificador afirma la señal valid_out y la señal sop_out, el decodificador proporciona datos válidos en data_out. El decodificador afirma la señal sop_out y la señal eop_out para indicar el comienzo y el final de una palabra clave. El decodificador detecta y corrige automáticamente los errores en una palabra clave y afirma la señal number_of_errors cuando encuentra una palabra clave no corregible. El decodificador genera la palabra clave completa, incluidos los símbolos de verificación, que debe eliminar. La señal de listo indica que el decodificador puede aceptar un flujo entrante. En el flanco ascendente de clk, si la señal de codificador listo es alta, envíe el flujo de datos de entrada a través de data_in y afirme la carga alta para indicar datos de entrada válidos. Cuando valid_out se afirma alto, la palabra decodificada de salida es válida en el puerto data_out. number_of_errors muestra la cantidad de errores que detecta el IP core. En el primer ciclo de reloj en el que los datos de salida son válidos, sop_out se establece en alto solo durante un ciclo, lo que indica el inicio del paquete de salida. El núcleo de IP tiene presión de avance y retroceso, que usted controla con la señal de listo y la señal de fregadero_listo. Afirme correctamente las señales sop_in y eop_in en el ciclo de reloj, es decir, el primer y último ciclo de reloj de la palabra de código de entrada.

Parámetros centrales de CH IP

Tabla 7. Parámetros

Parámetro	Valores legales	Valor predeterminado	Descripción
Módulo CIISB	Codificador o Decodificador	Codificador	Especifique un codificador o un decodificador.
Número de bits por símbolo (m)	3 a 14 (codificador o 6 a 14 (decodificador)	14	Especifique el número de bits por símbolo.
Longitud de la palabra clave (n)	paridad_bits+1 : 2m-1	8,784	Especifique la longitud de la palabra clave. El decodificador acepta un nuevo símbolo cada ciclo de reloj si 6.5R < N. Si N>=6.5R +1, el decodificador muestra un comportamiento continuo.
Capacidad de corrección de errores (t)	Rango derivado de m. Para el decodificador, el asistente limita el rango entre 8 y 127.	40	Especifique el número de bits a corregir.
Bits de paridad	–	560	Muestra el número de bits de paridad en la palabra clave. El asistente deriva este parámetro de t.
Longitud del mensaje (k)	–	8,224	Muestra el número de bits de mensaje en la palabra clave. El asistente deriva este parámetro de t y n.
polinomio primitivo	–	17,475	Muestra el polinomio primitivo. derivado de la elección de m.
Ancho de datos de entrada en paralelo	Codificador: 1 a min (parity_bits, k-1). Descifrador: • d < piso (n*3/14) • d < piso(n/ piso[2*log2(2*t)])	20	El número de bits para ingresar cada ciclo de reloj.

Señales e interfaces de BCH IP Core

Tabla 8. Señales de reloj y reinicio

Nombre	Tipo Avalon-ST	Dirección	Descripción
Clic	Clic	Aporte	El reloj del sistema principal. Todo el núcleo de IP opera en el borde ascendente de CLK.
reiniciar	restablecer_n	Aporte	Una señal baja activa que restablece todo el sistema cuando se afirma. Puede afirmar esta señal de forma asíncrona. Sin embargo, debe desactivarlo de forma sincrónica con la señal clk_clk. Cuando el núcleo de IP se recupere del reinicio, asegúrese de que los datos que recibe sean un paquete completo.

Tabla 9. Señales de interfaz de entrada y salida de Avalon-ST

Nombre	Tipo Avalon-ST	Dirección	Descripción
listo	listo	Producción	Señal de transferencia de datos lista para indicar que el sumidero está listo para aceptar datos. La interfaz receptora impulsa la señal de listo para controlar el flujo de datos a través de la interfaz. La interfaz sumidero captura las señales de la interfaz de datos en el flanco ascendente del reloj actual.
datos_en[]	datos	Aporte	Entrada de datos para cada palabra clave, símbolo por símbolo. Válido solo cuando afirma la señal in_valid.
salida_datos	datos	Producción	Contiene salida decodificada cuando el IP Core afirma la señal out_valid. Los símbolos corregidos están en el mismo orden en que se ingresaron.
eop_en	fin de año	Aporte	Señal de fin de paquete (palabra de código).
eop_fuera	fin de año	Producción	Señal de fin de paquete (palabra de código). Esta señal indica los límites del paquete en el bus data_in[]. Cuando el núcleo IP eleva esta señal, indica que el final del paquete está presente en el bus data_in[]. El núcleo IP afirma esta señal en la última transferencia de cada paquete.
En error	error	Aporte	Señal de error. Especifica si el símbolo de datos de entrada es un error y si el decodificador puede considerarlo como un borrado. Solo decodificadores compatibles con borrados.
carga	válido	Aporte	Señal de datos válidos para indicar la validez de las señales de datos. Cuando afirma la señal in_valid, las señales de la interfaz de datos Avalon-ST son válidas. Cuando desactiva la señal in_valid, las señales de la interfaz de datos Avalon-ST no son válidas y deben ignorarse. Puede afirmar la señal in_valid siempre que haya datos disponibles. Sin embargo, el sumidero solo captura los datos de la fuente cuando el núcleo de IP afirma la señal in_ready.
numero_de_errores	error	Producción	Indica el número de errores (solo decodificador). Válido cuando el núcleo IP afirma eop_out .
sop_in	compensación	Aporte	Señal de inicio de paquete (palabra de código).
sop_out	compensación	Producción	Señal de inicio de paquete (palabra de código). Esta señal indica los límites de la palabra clave en el bus data_in[]. Cuando el núcleo IP eleva esta señal, indica que el inicio del paquete está presente en el bus data_in[]. El núcleo de IP afirma esta señal en la primera transferencia de cada palabra clave.
fregadero_listo	listo	Aporte	Señal de transferencia de datos lista para indicar que el módulo aguas abajo está listo para aceptar datos. La fuente proporciona nuevos datos (si están disponibles) cuando afirma la señal de fregadero_listo y deja de proporcionar nuevos datos cuando anula la señal de fregadero_listo. Si la fuente no puede proporcionar datos nuevos, anula valid_out durante uno o más ciclos de reloj hasta que esté preparado para generar señales de interfaz de datos válidas.
salida_válida	válido	Producción	Señal válida de datos. El núcleo de IP afirma que la señal valid_out es alta, siempre que una salida válida esté en data_out ; el núcleo de IP anula la señal cuando no hay una salida válida en data_out .

Para los núcleos de IP generados dentro de Qsys, todas las señales están en una interfaz Avalon-ST. Para codificadores:

• Aporte: in[0 al ancho de datos de data_in]
• Producción: out[0 al ancho de datos de data_out].

Para decodificadores:

• Entrada: in[0 al ancho de datos de data_in]
• Salida: fuera [0 a ancho de datos+número_errores | salida_datos]

Interfaces Avalon-ST en núcleos IP DSP

Las interfaces de Avalon-ST definen un protocolo estándar, flexible y modular para transferencias de datos desde una interfaz de origen a una interfaz receptora.
La interfaz de entrada es un receptor Avalon-ST y la interfaz de salida es una fuente Avalon-ST. La interfaz Avalon-ST admite transferencias de paquetes con paquetes intercalados a través de múltiples canales.
Las señales de la interfaz Avalon-ST pueden describir las interfaces de transmisión tradicionales que admiten una única transmisión de datos sin conocimiento de los canales o los límites de los paquetes. Estas interfaces suelen contener señales de datos, listas y válidas. Las interfaces Avalon-ST también pueden admitir protocolos más complejos para transferencias de ráfagas y paquetes con paquetes intercalados en múltiples canales. La interfaz Avalon-ST sincroniza inherentemente los diseños multicanal, lo que le permite lograr implementaciones eficientes y multiplexadas en el tiempo sin tener que implementar una lógica de control compleja.
Las interfaces Avalon-ST admiten contrapresión, que es un mecanismo de control de flujo en el que un sumidero puede enviar una señal a una fuente para que deje de enviar datos. El sumidero generalmente usa contrapresión para detener el flujo de datos cuando sus búferes FIFO están llenos o cuando hay congestión en su salida.
Información relacionada
Especificaciones de la interfaz Avalon

Historial de revisión del documento

Historial de revisiones de la Guía del usuario de BCH IP Core.

Fecha	Versión	Cambios
2017.11.06	17.1	• Soporte agregado para dispositivos Intel Cyclone 10 • Nombres de señales corregidos en las descripciones de codificador y decodificador.
2017.02.14	16.1	• ID de producto e ID de proveedor eliminados. • Corregido Capacidad de corrección de errores (t) valor máximo a 127
2015.10.01	15.1	Se agregó la identificación del producto y el código de pedido.
2015.05.01	15.0	Lanzamiento inicial

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.

• Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

A. Archivo de documentos básicos de PI del CIISB

Si la tabla no incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Versión principal de IP	Guía del usuario
16.1	Guía del usuario de BCH IP Core
15.1	Guía del usuario de BCH IP Core

Documentos / Recursos

Núcleo IP BCH de Intel [pdf] Guía del usuario BCH IP Núcleo, BCH IP, Núcleo

Referencias

• Manual de usuario