Intel® FPGA P-Tile Avalon®
Transmisión de IP para PCI Express*
Ex diseñoampGuía del usuario
Actualizado para Intel®
Suite de diseño Quartus® Prime: 21.3
Versión IP: 6.0.0
Guía del usuario
Ex diseñoample Descripción
1.1. Descripción funcional para el diseño Ex de entrada/salida programada (PIO)ample
El diseño PIO exampEl archivo realiza transferencias de memoria desde un procesador host a un dispositivo de destino. en este examparchivo, el procesador host solicita MemRd y emWr de una sola palabra
TLP.
El diseño PIO example crea automáticamente el fileEs necesario simular y compilar en el software Intel Prime. El diseño example cubre una amplia gama de parámetros. Sin embargo, no cubre todas las parametrizaciones posibles del P-Tile Hard IP para PCIe.
Este diseño exampEl archivo incluye los siguientes componentes:
- La variante del punto final IP rígido (DUT) de transmisión P-Tile Avalon generada con los parámetros que especificó. Este componente controla los datos TLP recibidos en la aplicación PIO.
- El componente de aplicación PIO (APPS), que realiza la traducción necesaria entre los TLP PCI Express y las escrituras y lecturas simples de Avalon-MM en la memoria del chip.
- Un componente de memoria en chip (MEM). Para el diseño 1×16 examparchivo, la memoria en el chip consta de un bloque de memoria de 16 KB. Para el diseño 2×8 examparchivo, la memoria en el chip consta de dos bloques de memoria de 16 KB.
- Restablecer IP de liberación: Esta IP mantiene el circuito de control en reinicio hasta que el dispositivo haya entrado completamente en modo de usuario. La FPGA afirma la salida INIT_DONE para señalar que el dispositivo está en modo de usuario. La IP de liberación de reinicio genera una versión invertida de la señal INIT_DONE interna para crear la salida nINIT_DONE que puede usar para su diseño. La señal nINIT_DONE es alta hasta que todo el dispositivo ingresa al modo de usuario. Después de que nINIT_DONE afirma (bajo), toda la lógica está en modo de usuario y funciona normalmente. Puede utilizar la señal nINIT_DONE de una de las siguientes maneras:
- Para activar un reinicio externo o interno.
- Para controlar la entrada de reinicio al transceptor y a los PLL de E/S.
- Para controlar la habilitación de escritura de bloques de diseño, como bloques de memoria integrados, máquinas de estado y registros de desplazamiento.
- Para controlar sincrónicamente los puertos de entrada de reinicio del registro en su diseño.
El banco de pruebas de simulación crea una instancia del diseño PIO examparchivo y un puerto raíz BFM para interactuar con el punto final de destino.
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
ISO 9001: 2015 registrado
Figura 1. Diagrama de bloques para el diseñador de plataformas PIO 1×16 Design Exampel banco de pruebas de simulación
Figura 2. Diagrama de bloques para el diseñador de plataformas PIO 2×8 Design Exampel banco de pruebas de simulación
El programa de prueba escribe y lee datos desde la misma ubicación en la memoria del chip. Compara los datos leídos con el resultado esperado. La prueba informa: "La simulación se detuvo debido a una finalización exitosa" si no se producen errores. El P-Tile Avalon
Diseño de streaming exampEl archivo admite las siguientes configuraciones:
- Punto final Gen4 x16
- Punto final Gen3 x16
- Punto final Gen4 x8x8
- Punto final Gen3 x8x8
Nota: El banco de pruebas de simulación para el diseño PCIe x8x8 PIO exampEl archivo está configurado para un único enlace PCIe x8, aunque el diseño real implementa dos enlaces PCIe x8.
Nota: Este diseño exampEl archivo solo admite la configuración predeterminada en el editor de parámetros de P-tile Avalon Streaming IP para PCI Express.
Figura 3. Contenido del sistema Platform Designer para P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer genera este diseño para variantes de hasta Gen4 x16.
Figura 4. Contenido del sistema Platform Designer para P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer genera este diseño para variantes de hasta Gen4 x8x8.
1.2. Descripción funcional para el diseño Ex de virtualización de E/S de raíz única (SR-IOV)ample
El diseño SR-IOV exampEl archivo realiza transferencias de memoria desde un procesador host a un dispositivo de destino. Admite hasta dos PF y 32 VF por PF.
El diseño SR-IOV example crea automáticamente el fileEs necesario simular y compilar en el software Intel Quartus Prime. Puede descargar el diseño compilado en
un kit de desarrollo Intel Stratix® 10 DX o un kit de desarrollo Intel Agilex™.
Este diseño exampEl archivo incluye los siguientes componentes:
- La variante de punto final IP (DUT) de P-Tile Avalon Streaming (Avalon-ST) generada con los parámetros que especificó. Este componente dirige los datos TLP recibidos a la aplicación SR-IOV.
- El componente de aplicación SR-IOV (APPS), que realiza la traducción necesaria entre los TLP PCI Express y las escrituras y lecturas simples de Avalon-ST en la memoria del chip. Para el componente SR-IOV APPS, un TLP de lectura de memoria generará una finalización con datos.
- Para un diseño SR-IOV examparchivo con dos PF y 32 VF por PF, hay 66 ubicaciones de memoria que el diseño examppodemos acceder. Los dos PF pueden acceder a dos ubicaciones de memoria, mientras que los 64 VF (2 x 32) pueden acceder a 64 ubicaciones de memoria.
- Una IP de liberación de reinicio.
El banco de pruebas de simulación crea una instancia del diseño SR-IOV examparchivo y un puerto raíz BFM para interactuar con el punto final de destino.
Figura 5. Diagrama de bloques para Platform Designer SR-IOV 1×16 Design Exampel banco de pruebas de simulación
Figura 6. Diagrama de bloques para Platform Designer SR-IOV 2×8 Design Exampel banco de pruebas de simulación
El programa de prueba escribe y lee datos desde la misma ubicación en la memoria del chip en 2 PF y 32 VF por PF. Compara los datos leídos con los esperados.
resultado. La prueba informa: "La simulación se detuvo debido a una finalización exitosa" si no se producen errores.
El diseño SR-IOV exampEl archivo admite las siguientes configuraciones:
- Punto final Gen4 x16
- Punto final Gen3 x16
- Punto final Gen4 x8x8
- Punto final Gen3 x8x8
Figura 7. Contenido del sistema Platform Designer para P-Tile Avalon-ST con SR-IOV para PCI Express 1×16 Design Example
Figura 8. Contenido del sistema Platform Designer para P-Tile Avalon-ST con SR-IOV para PCI Express 2×8 Design Example
Guía de inicio rápido
Con el software Intel Quartus Prime, puede generar un diseño de E/S programadas (PIO) examparchivo para Intel FPGA P-Tile Avalon-ST Hard IP para núcleo IP PCI Express*. El diseño generado ex.ampEl archivo refleja los parámetros que usted especifica. El ex PIOampEl archivo transfiere datos desde un procesador host a un dispositivo de destino. Es apropiado para aplicaciones de bajo ancho de banda. Este diseño example crea automáticamente el fileEs necesario simular y compilar en el software Intel Quartus Prime. Puede descargar el diseño compilado a su placa de desarrollo FPGA. Para descargar a hardware personalizado, actualice la configuración de Intel Quartus Prime File (.qsf) con las asignaciones de pines correctas. Figura 9. Pasos de desarrollo para el Design Example
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
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2.1. Estructura del directorio
Figura 10. Estructura de directorios para el diseño generado Example
2.2. Generando el diseño Example
Figura 11. Procedimiento
- En el software Intel Quartus Prime Pro Edition, cree un nuevo proyecto (File ➤ Asistente para nuevo proyecto).
- Especifique el directorio, el nombre y la entidad de nivel superior.
- Para Tipo de proyecto, acepte el valor predeterminado, Proyecto vacío. Haga clic en Siguiente.
- Para añadir FileHaga clic en Siguiente.
- Para Configuración de familia, dispositivo y placa en Familia, seleccione Intel Agilex o Intel Stratix 10.
- Si seleccionó Intel Stratix 10 en el último paso, seleccione Stratix 10 DX en el menú desplegable Dispositivo.
- Seleccione el dispositivo de destino para su diseño.
- Haga clic en Finalizar.
- En el catálogo de IP, ubique y agregue Intel P-Tile Avalon-ST Hard IP para PCI Express.
- En el cuadro de diálogo Nueva variante de IP, especifique un nombre para su IP. Haga clic en Crear.
- En las pestañas Configuración de nivel superior y Configuración de PCIe*, especifique los parámetros para su variación de IP. Si está utilizando el diseño SR-IOV examparchivo, siga los siguientes pasos para habilitar SR-IOV:
a. En la pestaña Dispositivo PCIe* bajo la pestaña Capacidades PCIe* PCI Express/PCI, marque la casilla Habilitar múltiples funciones físicas.
b. En la pestaña Configuración del sistema PCIe* multifunción y SR-IOV, marque la casilla Habilitar compatibilidad con SR-IOV y especifique la cantidad de PF y VF. Para configuraciones x8, marque las casillas Habilitar múltiples funciones físicas y Habilitar compatibilidad con SR-IOV para las pestañas PCIe0 y PCIe1.
C. En la pestaña PCIe* MSI-X bajo la pestaña PCIe* PCI Express / Capacidades PCI, habilite la función MSI-X según sea necesario.
d. En la pestaña Registros de dirección base PCIe*, habilite BAR0 tanto para PF como para VF.
mi. Otras configuraciones de parámetros no son compatibles con este diseño, por ejemplo.ampel. - en el exampEn la pestaña Diseños, haga las siguientes selecciones:
a. Para exampel diseño Files, active las opciones de Simulación y Síntesis.
Si no necesita estas simulaciones o síntesis files, dejar las opciones correspondientes desactivadas reduce significativamente la example tiempo de generación del diseño.
b. Para el formato HDL generado, solo Verilog está disponible en la versión actual.
C. Para el kit de desarrollo Target, seleccione el kit de desarrollo FPGA Intel Stratix 10 DX P-Tile ES1, el kit de desarrollo FPGA Intel Stratix 10 DX P-Tile Production o el kit de desarrollo FPGA Intel Agilex F-Series P-Tile ES0.
13. Seleccione Generar Example Design para crear un diseño examparchivo que puede simular y descargar al hardware. Si selecciona una de las placas de desarrollo P-Tile, el dispositivo de esa placa sobrescribe el dispositivo seleccionado previamente en el proyecto Intel Quartus Prime si los dispositivos son diferentes. Cuando el mensaje le pide que especifique el directorio de su exampdiseño del archivo, puede aceptar el directorio predeterminado, ./intel_pcie_ptile_ast_0_example_design, o elija otro directorio.
Figura 12. Exampla pestaña Diseños
- Haga clic en Finalizar. Puedes guardar tu .ip file cuando se le solicite, pero no es necesario poder utilizar el exampdiseño.
- abre el exampel proyecto de diseño.
- compila el example proyecto de diseño para generar el .sof file para el ex completoampel diseño. Este file es lo que descargas en una placa para realizar la verificación del hardware.
- cierra a tu exampel proyecto de diseño.
Tenga en cuenta que no puede cambiar las asignaciones de pines PCIe en el proyecto Intel Quartus Prime. Sin embargo, para facilitar el enrutamiento de PCB, puede aprovechartage de las funciones de inversión de carril e inversión de polaridad admitidas por esta IP.
2.3. Simulando el Diseño Example
La configuración de la simulación implica el uso de un modelo funcional de bus de puerto raíz (BFM) para ejercitar la IP de transmisión Avalon P-tile para PCIe (DUT), como se muestra a continuación.
cifra.
Figura 13. Diseño PIO Exampel banco de pruebas de simulación
Para obtener más detalles sobre el banco de pruebas y los módulos que contiene, consulte Banco de pruebas en la página 15.
El siguiente diagrama de flujo muestra los pasos para simular el diseño exampen:
Figura 14. Procedimiento
- Cambie al directorio de simulación del banco de pruebas, /pcie_ed_tb/pcie_ed_tb/sim/ /simulador.
- Ejecute el script de simulación para el simulador de su elección. Consulte la tabla de abajo.
- Analizar los resultados.
Nota: P-Tile no admite simulaciones de PIPE paralelas.
Tabla 1. Pasos para ejecutar la simulación
| Simulador | Directorio de trabajo | Instrucciones |
| ModelSim* SE, Siemens* EDA QuestaSim*- Edición Intel FPGA | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Invoque vsim (escribiendo vsim, lo que abre una ventana de consola donde puede ejecutar los siguientes comandos). 2. hacer msim_setup.tcl Nota: Alternativamente, en lugar de realizar los pasos 1 y 2, puede escribir: vsim -c -do msim_setup.tcl. 3.ld_debug 4. ejecutar -todos 5. Una simulación exitosa finaliza con el siguiente mensaje: "¡La simulación se detuvo debido a una finalización exitosa!" |
| VCS* | <example_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcs | 1. Escriba sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| continuado… | ||
| Simulador | Directorio de trabajo | Instrucciones |
| Nota: El comando anterior es un comando de una sola línea. 2. Una simulación exitosa finaliza con el siguiente mensaje: "¡La simulación se detuvo debido a una finalización exitosa!" Nota: Para ejecutar una simulación en modo interactivo, siga los siguientes pasos: (si ya generó un ejecutable simv en modo no interactivo, elimine simv y simv.diadir) 1. Abra vcs_setup.sh file y agregue una opción de depuración al comando VCS: vcs -debug_access+r 2. Compile el diseño ex.amparchivo: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Inicie la simulación en modo interactivo: simv-gui& |
Este banco de pruebas simula hasta una variante Gen4 x16.
La simulación informa: "La simulación se detuvo debido a una finalización exitosa" si no se producen errores.
2.3.1. Banco de pruebas
El banco de pruebas utiliza un módulo de controlador de pruebas, altpcietb_bfm_rp_gen4_x16.sv, para iniciar la configuración y las transacciones de memoria. Al inicio, el módulo del controlador de prueba muestra información de los registros del puerto raíz y del espacio de configuración del punto final, para que pueda correlacionarlos con los parámetros que especificó mediante el editor de parámetros.
El exampEl diseño de archivos y el banco de pruebas se generan dinámicamente en función de la configuración que elija para P-Tile IP para PCIe. El banco de pruebas utiliza los parámetros que usted especifica en el Editor de parámetros de Intel Quartus Prime. Este banco de pruebas simula un enlace PCI Express de hasta ×16 utilizando la interfaz PCI Express serie. El diseño del banco de pruebas permite simular más de un enlace PCI Express a la vez. La siguiente figura presenta un alto nivel view del diseño PIO exampel.
Figura 15. Diseño PIO Exampel banco de pruebas de simulación
El nivel superior del banco de pruebas crea instancias de los siguientes módulos principales:
- altpcietb_bfm_rp_gen4x16.sv: este es el BFM PCIe del puerto raíz.
//Ruta de directorio
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Este es el diseño del Endpoint con los parámetros que especifiques.
//Ruta de directorio
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Este módulo es un objetivo e iniciador de transacciones para el diseño PIO exampel.
//Ruta de directorio
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: este módulo es un objetivo e iniciador de transacciones para el diseño SR-IOV exampel.
//Ruta de directorio
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figura 16. Diseño SR-IOV Exampel banco de pruebas de simulación
Además, el banco de pruebas cuenta con rutinas que realizan las siguientes tareas:
- Genera el reloj de referencia para el Endpoint a la frecuencia requerida.
- Proporciona un reinicio de PCI Express al inicio.
Para obtener más detalles sobre el BFM del puerto raíz, consulte el capítulo TestBench de la Guía del usuario de transmisión IP de Intel FPGA P-Tile Avalon para PCI Express.
Información relacionada
Guía del usuario de transmisión IP de Intel FPGA P-Tile Avalon para PCI Express
2.3.1.1. Módulo de controlador de prueba
El módulo del controlador de prueba, intel_pcie_ptile_tbed_hwtcl.v, crea una instancia del BFM de nivel superior, altpcietb_bfm_top_rp.v.
El BFM de nivel superior completa las siguientes tareas:
- Crea una instancia del controlador y del monitor.
- Crea una instancia del puerto raíz BFM.
- Crea una instancia de la interfaz serie.
El módulo de configuración, altpcietb_g3bfm_configure.v, realiza las siguientes tareas:
- Configura y asigna las BAR.
- Configura el puerto raíz y el punto final.
- Muestra configuraciones completas de espacio de configuración, BAR, MSI, MSI-X y AER.
2.3.1.2. Diseño PIO Exampel banco de pruebas
La siguiente figura muestra el diseño PIO exampLa jerarquía del diseño de simulación. Las pruebas para el diseño PIO ex.ampLos archivos se definen con el parámetro apps_type_hwtcl establecido en
3. Las pruebas ejecutadas con el valor de este parámetro se definen en ebfm_cfg_rp_ep_rootport, find_mem_bar y downstream_loop.
Figura 17. Diseño PIO ExampJerarquía de diseño de simulación
El banco de pruebas comienza con el entrenamiento de enlaces y luego accede al espacio de configuración de la IP para su enumeración. Una tarea llamada downstream_loop (definida en el puerto raíz
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) luego realiza la prueba de enlace PCIe. Esta prueba consta de los siguientes pasos:
- Emita un comando de escritura en memoria para escribir una sola palabra de datos en la memoria del chip detrás del Endpoint.
- Emita un comando de lectura de memoria para leer datos de la memoria en el chip.
- Compare los datos leídos con los datos escritos. Si coinciden, la prueba cuenta como Aprobado.
- Repita los pasos 1, 2 y 3 durante 10 iteraciones.
La primera escritura de memoria tiene lugar alrededor del año 219 nosotros. Le sigue una lectura de memoria en la interfaz Avalon-ST RX del P-tile Hard IP para PCIe. El TLP de finalización aparece poco después de la solicitud de lectura de memoria en la interfaz Avalon-ST TX.
2.3.1.3. Diseño SR-IOV Exampel banco de pruebas
La siguiente figura muestra el diseño SR-IOV exampLa jerarquía del diseño de simulación. Las pruebas para el diseño SR-IOV exampLos archivos son realizados por la tarea llamada sriov_test,
que está definido en altpcietb_bfm_cfbp.sv.
Figura 18. Diseño SR-IOV ExampJerarquía de diseño de simulación
El banco de pruebas SR-IOV admite hasta dos funciones físicas (PF) y 32 funciones virtuales (VF) por PF.
El banco de pruebas comienza con el entrenamiento de enlaces y luego accede al espacio de configuración de la IP para su enumeración. Después de eso, realiza los siguientes pasos:
- Envíe una solicitud de escritura de memoria a un PF seguida de una solicitud de lectura de memoria para volver a leer los mismos datos para compararlos. Si los datos leídos coinciden con los datos escritos, es
un pase. Esta prueba la realiza la tarea llamada my_test (definida en altpcietb_bfm_cfbp.v). Esta prueba se repite dos veces para cada PF. - Envíe una solicitud de escritura de memoria a un VF seguida de una solicitud de lectura de memoria para volver a leer los mismos datos y compararlos. Si los datos leídos coinciden con los datos escritos, es
un pase. Esta prueba la realiza la tarea denominada cfbp_target_test (definida en altpcietb_bfm_cfbp.v). Esta prueba se repite para cada FV.
La primera escritura en la memoria tiene lugar alrededor del año 263 nosotros. Le sigue una lectura de memoria en la interfaz Avalon-ST RX de PF0 del P-tile Hard IP para PCIe. El TLP de finalización aparece poco después de la solicitud de lectura de memoria en la interfaz Avalon-ST TX.
2.4. Compilando el diseño Example
- Navegar a /intel_pcie_ptile_ast_0_example_design/ y abra pcie_ed.qpf.
- Si selecciona cualquiera de los dos kits de desarrollo siguientes, la configuración relacionada con VID se incluye en el archivo .qsf file del diseño generado examparchivo y no es necesario que los agregue manualmente. Tenga en cuenta que estas configuraciones son específicas de la placa.
• Kit de desarrollo FPGA Intel Stratix 10 DX P-Tile ES1
• Kit de desarrollo FPGA de producción Intel Stratix 10 DX P-Tile
• Kit de desarrollo FPGA Intel Agilex F-Series P-Tile ES0 - En el menú Procesamiento, seleccione Iniciar compilación.
2.5. Instalación del controlador del kernel de Linux
Antes de poder probar el diseño examparchivo en hardware, debe instalar el kernel de Linux
conductor. Puede utilizar este controlador para realizar las siguientes pruebas:
• Una prueba de enlace PCIe que realiza 100 escrituras y lecturas
• Espacio de memoria DWORD
lee y escribe
• Espacio de configuración DWORD lee y escribe
(1)
Además, puede utilizar el controlador para cambiar el valor de los siguientes parámetros:
• La BAR que se utiliza
• El dispositivo seleccionado (especificando los números de bus, dispositivo y función (BDF) para
el dispositivo)
Complete los siguientes pasos para instalar el controlador del kernel:
- Navegue a ./software/kernel/linux bajo exampdirectorio de generación de diseño.
- Cambiar los permisos de instalación, carga y descarga. files:
$ chmod 777 instalar cargar descargar - Instale el controlador:
$ sudo ./instalar - Verifique la instalación del controlador:
$lsmod | grep intel_fpga_pcie_drv
Resultado esperado:
intel_fpga_pcie_drv 17792 0 - Verifique que Linux reconozca el diseño PCIe exampen:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Nota: Si ha cambiado el ID de proveedor, sustituya el nuevo ID de proveedor por el de Intel.
ID de proveedor en este comando.
Resultado esperado:
Controlador kernel en uso: intel_fpga_pcie_drv
2.6. Ejecutando el diseño Example
Estas son las operaciones de prueba que puede realizar en el diseño P-Tile Avalon-ST PCIe exampellos:
- A lo largo de esta guía del usuario, los términos palabra, DWORD y QWORD tienen el mismo significado que tienen en la Especificación básica PCI Express. Una palabra tiene 16 bits, un DWORD tiene 32 bits y un QWORD tiene 64 bits.
Tabla 2. Operaciones de prueba admitidas por P-Tile Avalon-ST PCIe Design ExampLos
| Operaciones | BARRA requerida | Compatible con P-Tile Avalon-ST PCIe Design Example |
| 0: Prueba de enlace: 100 escrituras y lecturas | 0 | Sí |
| 1: escribir espacio de memoria | 0 | Sí |
| 2: leer el espacio de la memoria | 0 | Sí |
| 3: escribir espacio de configuración | N / A | Sí |
| 4: leer el espacio de configuración | N / A | Sí |
| 5: Cambiar BARRA | N / A | Sí |
| 6: Cambiar dispositivo | N / A | Sí |
| 7: Habilitar SR-IOV | N / A | Sí (*) |
| 8: Realice una prueba de enlace para cada función virtual habilitada que pertenezca al dispositivo actual | N / A | Sí (*) |
| 9: Realizar DMA | N / A | No |
| 10: Salir del programa | N / A | Sí |
Nota: (*) Estas operaciones de prueba están disponibles solo cuando el diseño SR-IOV exampEl archivo está seleccionado.
2.6.1. Ejecutando PIO Design Example
- Navegue a ./software/user/example bajo el diseño exampdirectorio de archivos.
- Compilar el diseño ex.ample aplicación:
$ hacer - Ejecute la prueba:
$ sudo ./intel_fpga_pcie_link_test
Puede ejecutar la prueba de enlace Intel FPGA IP PCIe en modo manual o automático. Escoge de:
• En modo automático, la aplicación selecciona automáticamente el dispositivo. La prueba selecciona el dispositivo Intel PCIe con el BDF más bajo haciendo coincidir el ID del proveedor.
La prueba también selecciona la BAR más baja disponible.
• En modo manual, la prueba le pregunta por el bus, el dispositivo y el número de función y BAR.
Para Intel Stratix 10 DX o Intel Agilex Development Kit, puede determinar el
BDF escribiendo el siguiente comando:
$ lspci -d 1172:
4. Aquí hay samptranscripciones para los modos automático y manual:
Modo automático:
Modo manual:
Información relacionada
Inspector de enlace PCIe terminadoview
Utilice el Inspector de enlace PCIe para monitorear el enlace en las capas física, de enlace de datos y de transacción.
2.6.2. Ejecución del SR-IOV Design Example
Estos son los pasos para probar el diseño SR-IOV examparchivo en hardware:
- Ejecute la prueba de enlace Intel FPGA IP PCIe ejecutando el comando sudo ./
comando intel_fpga_pcie_link_test y luego seleccione la opción 1:
Seleccione manualmente un dispositivo. - Ingrese el BDF de la función física para la cual están asignadas las funciones virtuales.
- Ingrese BAR “0” para proceder al menú de prueba.
- Ingrese la opción 7 para habilitar SR-IOV para el dispositivo actual.
- Ingrese la cantidad de funciones virtuales que se habilitarán para el dispositivo actual.
- Ingrese la opción 8 para realizar una prueba de enlace para cada función virtual habilitada asignada para la función física. La aplicación de prueba de enlace realizará 100 escrituras en memoria con una sola palabra de datos cada una y luego leerá los datos para verificarlos. La aplicación imprimirá la cantidad de funciones virtuales que no pasaron la prueba de enlace al final de la prueba.
7. En una nueva terminal, ejecute lspci –d 1172: | grep -c Comando “Altera” para verificar la enumeración de PF y VF. El resultado esperado es la suma del número de funciones físicas y el número de funciones virtuales.
P-tile Avalon Streaming IP para diseño PCI Express
ExampArchivos de la guía del usuario
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
YO ASI
9001:2015
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Historial de revisión de documentos para Intel P-Tile Avalon
Transmisión de IP rígida para PCIe Design ExampGuía del usuario
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2021.10.04 | 21.3 | 6.0.0 | Se cambiaron las configuraciones admitidas para el diseño SR-IOV examparchivo de Gen3 x16 EP y Gen4 x16 EP a Gen3 x8 EP y Gen4 x8 EP en la descripción funcional para el diseño Ex de virtualización de E/S de raíz única (SR-IOV)ample sección. Se agregó soporte para el kit de desarrollo FPGA de producción Intel Stratix 10 DX P-tile a Generating the Design Ex.ample sección. |
| 2021.07.01 | 21.2 | 5.0.0 | Se eliminaron las formas de onda de simulación para el diseño PIO y SR-IOV ex.amparchivos de la sección Simulación del diseño Exampel. Se actualizó el comando para mostrar el BDF en la sección Ejecutando PIO Design Exampel. |
| 2020.10.05 | 20.3 | 3.1.0 | Se eliminó la sección Registros desde el diseño de Avalon Streaming ex.amples no tienen registro de control. |
| 2020.07.10 | 20.2 | 3.0.0 | Se agregaron formas de onda de simulación, descripciones de casos de prueba y descripciones de resultados de pruebas para el diseño ex.ampLes. Se agregaron instrucciones de simulación para el simulador ModelSim a Simulación del diseño Ex.ample sección. |
| 2020.05.07 | 20.1 | 2.0.0 | Se actualizó el título del documento a IP de transmisión Intel FPGA P-Tile Avalon para PCI Express Design Example Guía del usuario para cumplir con las nuevas pautas legales de nomenclatura. Se actualizó el comando de simulación del modo interactivo VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Se agregó diseño SR-IOV ex.ampla descripción. |
| 2019.11.13 | 19.3 | 1.0.0 | Se agregaron Gen4 x8 Endpoint y Gen3 x8 Endpoint a la lista de configuraciones admitidas. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Lanzamiento inicial. |
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
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 |
intel FPGA P-Tile Avalon Streaming IP para PCI Express Design Example [pdf] Guía del usuario FPGA P-Tile, Avalon Streaming IP para PCI Express Design Examparchivo, FPGA P-Tile Avalon Streaming IP para PCI Express Design Examparchivo, FPGA P-Tile Avalon Streaming IP |
