Codificador MICROCHIP H.264

Introducción
H.264 es un popular estándar de compresión de video para la compresión de video digital. También se conoce como MPEG-4 Part10 o Codificación de video avanzada (MPEG-4 AVC). H.264 utiliza un enfoque por bloques para comprimir el video donde el tamaño del bloque se define como 16 x 16 y se denomina bloque macro. El estándar de compresión admite varios profiles que definen la relación de compresión y la complejidad de la implementación. Los fotogramas de vídeo que se van a comprimir se tratan como fotograma I, fotograma P y fotograma B. Un cuadro I es un cuadro intracodificado donde la compresión se realiza utilizando la información contenida dentro del cuadro. No se requieren otros cuadros para decodificar un cuadro I. El cuadro AP se comprime utilizando los cambios con respecto a un cuadro anterior que puede ser un cuadro I o un cuadro P. La compresión del fotograma B se realiza utilizando los cambios de movimiento con respecto tanto a un fotograma anterior como a un fotograma siguiente.

El proceso de compresión de cuadros I y P tiene cuatro stages:

• Predicción Intra/Inter
• Transformación de enteros
• Cuantización
• Codificación de entropía

H. 264 admite dos tipos de codificación:

• Codificación de longitud variable adaptable al contexto (CAVLC)
• Codificación aritmética binaria adaptable al contexto (CABAC)

La versión actual del codificador H.264 implementa la línea base profile y utiliza CAVLC para la codificación de entropía. Además, el codificador H.264 admite la codificación de cuadros I y P.

Figura 1. Diagrama de bloques del codificador H.264

Características

El codificador H. 264 tiene las siguientes características clave:

• Comprime el formato de video YCbCr 420
• Acepta el formato de video YCbCr 422 como entrada
• Admite 8 bits para cada componente (Y, Cb y Cr)
• Admite salida de flujo de bytes NAL compatible con ITU-T H.264 Anexo B
• Funciona sin operación independiente, CPU o asistencia de procesador no requerida
• Admite factor de calidad configurable por el usuario (QP)
• Admite recuento de fotogramas P (PCOUNT)
• Admite el valor de umbral configurable por el usuario para el bloque de omisión
• Soporta computación a razón de un píxel por reloj
• Admite compresión hasta una resolución de 1080p 60 fps
• Utiliza la interfaz de árbitro de video para acceder a los búferes de cuadros DDR
• Latencia mínima (252 µs para Full HD o 17 líneas horizontales)

Familias apoyadas

El codificador H. 264 es compatible con las siguientes familias de productos:

• SoC PolarFire®
• fuego polar

Implementación de hardware

Esta sección describe los diferentes módulos internos del codificador H.264. La entrada de datos al codificador H.264 debe tener la forma de una imagen de exploración de trama en el formato YCbCr 422. El codificador H.264 utiliza formatos 422 como entrada e implementa la compresión en formatos 420.
La siguiente figura muestra el diagrama de bloques del codificador H.264.

Figura 1-1. Codificador H.264 – Módulos

1. Predicción interna
   H.264 utiliza varios modos de predicción interna para reducir la información en un bloque de 4 x 4. El bloque de intra-predicción en la IP usa solo la predicción DC en un tamaño de matriz de 4 x 4. El componente de CC se calcula a partir de los bloques de 4 x 4 superiores e izquierdos adyacentes.
2. Transformación entera
   H.264 utiliza una transformada de coseno discreta entera donde los coeficientes se distribuyen a través de la matriz de transformada entera y la matriz de cuantificación de manera que no hay multiplicaciones o divisiones en la transformada entera. La transformada entera stage implementa la transformación mediante operaciones shift y add.
3. Cuantización
   La cuantificación multiplica cada salida de la transformación de enteros con un valor de cuantificación predeterminado definido por el valor de entrada del usuario QP. El rango del valor de QP es de 0 a 51. Cualquier valor superior a 51 es clamped a 51. Un valor QP más bajo denota una compresión más baja y una calidad más alta y viceversa.
4. Estimación de movimiento
   Motion Estimation busca un bloque de 8 x 8 del cuadro actual en el bloque de 16 x 16 del cuadro anterior y genera vectores de movimiento.
5. Compensación de movimiento
   La compensación de movimiento obtiene los vectores de movimiento del bloque de estimación de movimiento y encuentra el bloque de 8 x 8 correspondiente en el cuadro anterior.
6. CAVLC
   H.264 utiliza dos tipos de codificación de entropía: CAVLC y CABAC. La IP usa CAVLC para codificar la salida cuantificada.
7. Generador de encabezado
   El bloque generador de encabezado genera los encabezados de bloque, los encabezados de segmento, el conjunto de parámetros de secuencia (SPS), el conjunto de parámetros de imagen (PPS) y la unidad de capa de abstracción de red (NAL) según la instancia del cuadro de video. La lógica de decisión de salto de bloque calcula la suma de la diferencia absoluta (SAD) del bloque de macro de cuadro actual de 16 x 16 y el bloque de macro de cuadro anterior de 16 x 16 desde la ubicación prevista del vector de movimiento. El bloque de salto se decide utilizando el valor SAD y la entrada SKIP_THRESHOLD.
8. Generador de flujo H.264
   El bloque generador de flujo H.264 combina la salida CAVLC junto con los encabezados para crear la salida codificada según el formato estándar H.264.
9. Canal de escritura DDR y canal de lectura
   El codificador H.264 requiere que el marco decodificado se almacene en la memoria DDR, que se utiliza en la predicción Inter. El
   IP utiliza canales de escritura y lectura DDR para conectarse con Video Arbiter IP, que interactúa con la memoria DDR a través de la IP del controlador DDR.

Entradas y salidas

Esta sección describe las entradas y salidas del codificador H.264.

Puertos
Las siguientes tablas enumeran la descripción de los puertos de entrada y salida del codificador H.264.

Tabla 2-1. Entradas y salidas del codificador H.264

Nombre de la señal	Dirección	Ancho	Descripción
DDR_CLK_I	Aporte	1	Reloj del controlador de memoria DDR
PIX_CLK_I	Aporte	1	Reloj de entrada con el que los píxeles entrantes son sampcondujo
REINICIAR_N	Aporte	1	Señal de restablecimiento asíncrono activo-bajo al diseño
DATOS_VALID_I	Aporte	1	Señal válida de datos de píxeles de entrada
DATOS_Y_I	Aporte	8	Entrada de píxeles Luma de 8 bits en formato 422
DATOS_C_I	Aporte	8	Entrada de píxeles Chroma de 8 bits en formato 422
FRAME_START_I	Aporte	1	Indicación de inicio de cuadro El flanco ascendente de esta señal se considera como inicio de cuadro.
FRAME_END_I	Aporte	1	Indicación de fin de cuadro
DDR_FRAME_START_ADDR_I	Aporte	8	Dirección de inicio de la memoria DDR (LSB de 24 bits son 0) para almacenar el marco reconstruido. La IP H.264 almacenará 4 cuadros y utilizará 64 MB de memoria DDR.
I_FRAME_FORCE_I	Aporte	1	El usuario puede forzar el encuadre en cualquier momento. Es señal de pulso.
PCOUNT_I	Aporte	8	El número de fotogramas P por cada fotograma I tiene un valor de formato 422 de 0 a 255.
QP	Aporte	6	Factor de calidad para la cuantificación H.264 El valor de formato 422 varía de 0 a 51, donde 0 representa la calidad más alta y la compresión más baja y 51 representa la compresión más alta.
SKIP_THRESHOLD_I	Aporte	12	Umbral para la decisión de omitir bloque Este valor representa el valor SAD del bloque Macro de 16 x 16 para saltar. El rango es de 0 a 1024, con un valor típico de 512. Un umbral más alto produce más bloques salteados y de baja calidad.
VRES_I	Aporte	16	Resolución vertical de la imagen de entrada. Debe ser múltiplo de 16.
HRES_I	Aporte	16	Resolución horizontal de la imagen de entrada. Debe ser múltiplo de 16.
DATOS_VALID_O	Producción	1	La señal que denota datos codificados es válida.

DATOS_O	Producción	16	Salida de datos codificados H.264 que contiene unidad NAL, encabezado de segmento, SPS, PPS y los datos codificados de macrobloques.
ESCRIBIR_ CANAL_BUS	—	—	Bus de canal de escritura que se conectará con el árbitro de video Bus de canal de escritura. Este está disponible cuando se selecciona la interfaz de bus para Arbiter Interface.
LEER_CANAL_BUS	—	—	Bus de canal de lectura que se conectará con el árbitro de video Bus de canal de lectura. Este está disponible cuando se selecciona la interfaz de bus para Arbiter Interface.
DDR escritura nativa IF: estos puertos están disponibles cuando se selecciona la interfaz nativa para la interfaz Arbiter.
DDR_WRITE_ACK_I	Aporte	1	Confirmación de escritura del canal de escritura del árbitro.
DDR_WRITE_DONE_I	Aporte	1	Escribir finalización desde el árbitro.
DDR_WRITE_REQ_O	Producción	1	Escriba la solicitud al árbitro.
DDR_WRITE_START_ADDR_O	Producción	32	Dirección DDR en la que se debe realizar la escritura.
DDR_WBURST_SIZE_O	Producción	8	Tamaño de ráfaga de escritura DDR.
DDR_WDATA_VALID_O	Producción	1	Datos válidos para el árbitro.
DDR_WDATA_O	Producción	DDR_AXI_DATA_WIDTH	Salida de datos al árbitro.
DDR lectura nativa IF: estos puertos están disponibles cuando se selecciona la interfaz nativa para la interfaz Arbiter.
DDR_READ_ACK_I	Aporte	1	Confirmación de lectura del canal de lectura del árbitro.
DDR_READ_DONE_I	Aporte	1	Leer finalización del árbitro.
DDR_RDATA_VALID_I	Aporte	1	Datos válidos del árbitro.
DDR_RDATA_I	Aporte	DDR_AXI_DATA_WIDTH	Entrada de datos del árbitro.
DDR_READ_REQ_O	Producción	1	Leer solicitud al árbitro.
DDR_READ_START_ADDR_O	Producción	32	Dirección DDR desde la que se debe realizar la lectura.
DDR_RBURST_SIZE_O	Producción	8	Tamaño de ráfaga de lectura DDR.

Restricciones de reloj

La IP del codificador H.264 utiliza entradas de reloj PIX_CLK_I y DDR_CLK_I. Utilice las restricciones de agrupación de relojes para el lugar y el enrutamiento y verifique el tiempo a medida que la IP implementa la lógica de cruce del dominio del reloj.

Instrucciones de instalación

El núcleo del codificador H. 264 debe instalarse en el catálogo IP del software Libero® SoC. Esto se hace automáticamente a través de la función de actualización del catálogo de IP en el software Libero SoC, o el núcleo de IP se puede descargar manualmente del catálogo. Una vez que el núcleo IP está instalado en el catálogo de IP del software Libero SoC, el núcleo puede configurarse, generarse e instanciarse dentro de SmartDesign para incluirlo en el proyecto Libero.

Banco de pruebas

Se proporciona Testbench para comprobar la funcionalidad de la IP del codificador H.264.

1. Simulación
   La simulación utiliza una imagen de 432 × 240 en formato YCbCr422 representada por dos files, cada uno para Y y C como entrada
   y genera un H.264 file formato que contiene dos marcos. Los siguientes pasos describen cómo simular el núcleo utilizando el banco de pruebas.
   1. Ir al catálogo de SoC Libero > View > Windows > Catálogo y luego expanda Soluciones-Video. Haga doble clic en H264_Encoder y luego haga clic en Aceptar.
   2. Para generar el SmartDesign necesario para la simulación IP del codificador H.264, haga clic en Proyecto Libero > Ejecutar secuencia de comandos. Navegar al script ..\ \componente\Microchip\SolutionCore\H264_Encoder\ \scripts\H264_SD.tcl y luego haga clic en Ejecutar .
      Figura 5-2. Ejecutar ejecución de secuencia de comandos
      El ancho de bus de datos AXI predeterminado es 512. Si la IP del codificador H.264 está configurada para anchos de bus 256/128, escriba AXI_DATA_WIDTH:256 o AXI_DATA_WIDTH:128 en el campo Argumentos.
      Aparece el diseño inteligente. Consulte la figura siguiente.
      Figura 5-3. Diseño inteligente superior
   3. En el Filepestaña s, haga clic en simulación > Importar Files.
      Figura 5-4. Importar Files
   4. Importe H264_sim_data_in_y.txt, H264_sim_data_in_c.txt file y el H264_sim_refOut.txt file desde la siguiente ruta: ..\ \componente\Microchip\SolutionCore\H264_Encoder\ \Estímulo.
   5. Para importar una diferente file, busque la carpeta que contiene el requerido filey haga clic en Abrir. el importado file aparece en simulación, consulte la figura siguiente.
   6. En la pestaña Jerarquía de estímulos, haga clic en H264_Encoder_tb (H264_Encoder_tb. v) > Simular diseño previo al sintetizador > Abrir de forma interactiva. La IP se simula para dos tramas. Figura 5-6. Simulación del diseño previo a la síntesis
      ModelSim se abre con el banco de pruebas file como se muestra en la siguiente figura.

Importante: Si la simulación se interrumpe debido al límite de tiempo de ejecución especificado en el DO file, use el comando run -all para completar la simulación.

Utilización de recursos

El codificador H. 264 se implementa en PolarFire SoC FPGA (paquete MPFS250T-1FCG1152I) y genera datos comprimidos mediante el uso de 4:2:2 sampling de datos de entrada.

Tabla 6-1. Utilización de recursos para el codificador H.264

Recurso	Uso
4 tablas de consulta (LUT)	69092
Chanclas D (DFF)	65522
Memoria estática de acceso aleatorio (LSRAM)	232
uSRAM	30
Bloques matemáticos	19
Interfaz LUT de 4 entradas	9396
DFF de interfaz	9396

Parámetros de configuración

La siguiente tabla enumera la descripción de los parámetros de configuración genéricos utilizados en la implementación de hardware del codificador H.264, que pueden variar según los requisitos de la aplicación.

Tabla 7-1. Parámetros de configuración

Nombre	Descripción
DDR_AXI_DATA_WIDTH	Define el ancho de datos DDR AXI. Puede ser 128, 256 o 512
INTERFAZ_ÁRBITRO	Opción para seleccionar la interfaz nativa o de bus para conectarse con IP de árbitro de video

Configurador de IP
La siguiente figura muestra el configurador IP del codificador H.264.

Figura 7-1. Configurador de codificador H.264

Licencia
El codificador H. 264 se proporciona en forma encriptada solo bajo licencia.
El código fuente RTL encriptado está bloqueado por licencia y debe comprarse por separado. Puede realizar simulación, síntesis, diseño y programar el silicio Field Programmable Gate Array (FPGA) utilizando la suite de diseño Libero.
La licencia de evaluación se proporciona de forma gratuita para comprobar las características del codificador H.264. La licencia de evaluación caduca después de una hora de uso del hardware.

Historial de revisiones

El historial de revisiones describe los cambios que se implementaron en el documento. Los cambios se enumeran por revisión, comenzando con la publicación más reciente.

Tabla 9-1. Revisión histórica

Revisión	Fecha	Descripción
B	09/2022	• Actualizado Características sección. • Se actualizó el ancho de la señal de salida DATA_O de 8 a 16, consulte Tabla 2-1. • Actualizado Figura 7-1. • Actualizado 8. Licencia sección. • Actualizado 6. Utilización de recursos sección. • Actualizado Figura 5-3.
A	07/2022	Lanzamiento inicial.

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Tenga en cuenta los siguientes detalles de la función de protección de código en los productos Microchip:

• Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
• Microchip cree que su familia de productos es segura cuando se utiliza de la manera prevista, dentro de las especificaciones de funcionamiento y en condiciones normales.
  icrochip valora y protege agresivamente sus derechos de propiedad intelectual. Los intentos de infringir las funciones de protección del código del producto Microchip están estrictamente prohibidos y pueden violar la Ley de derechos de autor del milenio digital.
• Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que garanticemos que el producto sea “irrompible”. La protección del código evoluciona constantemente. Microchip se compromete a mejorar continuamente las características de protección del código de nuestros productos.

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Documentos / Recursos

Codificador MICROCHIP H.264 [pdf] Guía del usuario Codificador H.264, H.264, Codificador

Referencias

• Manual de usuario