Intel 4G Turbo-V FPGA IP
Acerca de 4G Turbo-V Intel® FPGA IP
Los códigos de canal de corrección de errores de reenvío (FEC) comúnmente mejoran la eficiencia energética de los sistemas de comunicación inalámbricos. Los códigos Turbo son adecuados para comunicaciones móviles 3G y 4G (por ejemplo, en UMTS y LTE) y comunicaciones por satélite. Puede usar códigos Turbo en otras aplicaciones que requieren una transferencia de información confiable a través de enlaces de comunicación con restricciones de ancho de banda o latencia en presencia de ruido que corrompe los datos. El 4G Turbo-V Intel® FPGA IP comprende un acelerador de enlace descendente y ascendente para vRAN e incluye el Turbo Intel FPGA IP. El acelerador de enlace descendente agrega redundancia a los datos en forma de información de paridad. El acelerador de enlace ascendente aprovecha la redundancia para corregir una cantidad razonable de errores de canal.
Información relacionada
- Guía del usuario de Turbo Intel FPGA IP
- 3GPP TS 36.212 versión 15.2.1 versión 15
Características de 4G Turbo-V Intel FPGA IP
El acelerador de enlace descendente incluye:
- Adjunto de código de redundancia cíclica (CRC) de bloque de código
- codificador turbo
- Comparador de velocidad turbo con:
- Intercalador de subbloques
- colector de bits
- Selector de bits
- podadora de bits
El acelerador de enlace ascendente incluye:
- desentrelazador de subbloques
- Turbo decodificador con verificación CRC
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
Compatibilidad con la familia de dispositivos IP Intel FPGA 4G Turbo-V
Intel ofrece los siguientes niveles de compatibilidad de dispositivos para Intel FPGA IP:
- Soporte avanzado: la IP está disponible para simulación y compilación para esta familia de dispositivos. Programación de FPGA file (.pof) el soporte no está disponible para el software Quartus Prime Pro Stratix 10 Edition Beta y, como tal, no se puede garantizar el cierre de tiempo de IP. Los modelos de tiempo incluyen estimaciones iniciales de ingeniería de retrasos basadas en información temprana posterior al diseño. Los modelos de temporización están sujetos a cambios, ya que las pruebas de silicio mejoran la correlación entre el silicio real y los modelos de temporización. Puede usar este núcleo de IP para estudios de utilización de recursos y arquitectura del sistema, simulación, pinout, evaluaciones de latencia del sistema, evaluaciones de tiempo básico (presupuesto de canalización) y estrategia de transferencia de E/S (ancho de ruta de datos, profundidad de ráfaga, compensaciones de estándares de E/S). ).
- Soporte preliminar: Intel verifica el núcleo de IP con modelos de tiempo preliminares para esta familia de dispositivos. El núcleo de IP cumple con todos los requisitos funcionales, pero es posible que aún se esté sometiendo a un análisis de tiempo para la familia de dispositivos. Puede usarlo en diseños de producción con precaución.
- Soporte final: Intel verifica la IP con los modelos de tiempo finales para esta familia de dispositivos. La IP cumple con todos los requisitos funcionales y de tiempo para la familia de dispositivos. Puede usarlo en diseños de producción.
Compatibilidad con la familia de dispositivos IP 4G Turbo-V
| Familia de dispositivos | Apoyo |
| Intel Agilex™ | Avance |
| Intel Arria® 10 | Final |
| Intel Stratix® 10 | Avance |
| Otras familias de dispositivos | Sin soporte |
Información de lanzamiento para 4G Turbo-V Intel FPGA IP
Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus® Prime Design Suite hasta v19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de control de versiones. El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Información de lanzamiento de 4G Turbo-V IP
| Artículo | Descripción |
| Versión | 1.0.0 |
| Fecha de lanzamiento | Abril de 2020 |
Rendimiento y uso de recursos de 4G Turbo-V
Intel generó la utilización de recursos y el rendimiento compilando los diseños con el software Intel Quartus Prime v19.1. Utilice estos resultados aproximados únicamente para la estimación temprana de los recursos de FPGA (por ejemplo, módulos de lógica adaptativa (ALM)) que requiere un proyecto. La frecuencia objetivo es de 300 MHz.
Utilización de recursos del acelerador de enlace descendente y frecuencia máxima para dispositivos Intel Arria 10
| Módulo | fMÁXIMO (MHz) | Limosna | ALUT | Registros | Memoria (bits) | Bloques RAM (M20K) | Bloques DSP |
| Acelerador de enlace descendente | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| Adjunto CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| codificador turbo | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Comparador de tarifas | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Intercalador de subbloques | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| colector de bits | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Selector de brocas y podadora | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Utilización de recursos del acelerador de enlace ascendente y frecuencia máxima para dispositivos Intel Arria 10
| Módulo | fMÁXIMO (MHz) | Limosna | Registros | Memoria (bits) | Bloques RAM (M20K) | Bloques DSP |
| Acelerador de enlace ascendente | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| desentrelazador de subbloques | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo decodificador | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Diseño con 4G Turbo-V Intel FPGA IP
Estructura del directorio IP 4G Turbo-V
Debe instalar manualmente la IP desde el instalador de IP.
Estructura del directorio de instalación
Generando una IP 4G Turbo-V
Puede generar un acelerador de enlace descendente o ascendente. Para el acelerador de enlace ascendente, reemplace dl con ul en el directorio o file nombres.
- Abra el software Intel Quartus Prime Pro.
- Seleccionar File ➤ Asistente para nuevos proyectos.
- Haga clic en Siguiente.
- Ingrese el nombre del proyecto dl_fec_wrapper_top e ingrese la ubicación del proyecto.
- Seleccione el dispositivo Arria 10.
- Haga clic en Finalizar.
- Abra dl_fec_wrapper_top.qpf file disponible en el directorio del proyecto Aparece el asistente del proyecto.
- En la pestaña Diseñador de plataforma:
- Cree el dl_fec_wrapper_top.ip file usando hardware tcl file.
- Haga clic en Generar HDL para generar el diseño. files.
- En la pestaña Generar, haga clic en Generar sistema de banco de pruebas.
- Haga clic en Agregar todo para agregar la síntesis files al proyecto. Él files están en src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Establecer dl_fec_wrapper_top.v file como entidad de primer nivel.
- Haga clic en Iniciar compilación para compilar este proyecto.
Simulando una IP 4G Turbo-V
Esta tarea es para simular un acelerador de enlace descendente. Para simular un acelerador de enlace ascendente, reemplace dl con ul en cada directorio o file nombre.
- Abra el simulador ModelSim 10.6d FPGA Edition.
- Cambie el directorio a src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Cambie QUARTUS_INSTALL_DIR en su directorio Intel Quartus Prime en msim_setup.tcl file, que está en el directorio \sim\mentor
- Ingrese el comando do load_sim.tcl en la ventana de transcripción. Este comando genera la biblioteca. files y compila y simula la fuente files en msim_setup.tcl file. Los vectores de prueba están en filename_update.sv en el directorio \sim.
El fileactualización de nombre File Estructura
- Vector de prueba correspondiente files están en sim\mentor\test_vectors
- Log.txt contiene el resultado de todos los paquetes de prueba.
- Para el acelerador de enlace descendente, encoder_pass_file.txt contiene el informe de aprobación de cada índice de paquetes de prueba y codificador_file_error.txt contiene el informe de error de cada índice de paquetes de prueba.
- Para el acelerador de enlace ascendente, Error_file.txt contiene el informe de error de cada índice de paquetes de prueba.
4G Turbo-V Intel FPGA IP Descripción funcional
El 4G Turbo-V Intel FPGA IP comprende un acelerador de enlace descendente y un acelerador de enlace ascendente.
- Arquitectura 4G Turbo-V en la página 9
- Señales e interfaces 4G Turbo-V en la página 11
- Diagramas de sincronización de 4G Turbo-V en la página 15
- Latencia y rendimiento de 4G Turbo-V en la página 18
Arquitectura 4G Turbo-V
El 4G Turbo-V Intel FPGA IP comprende un acelerador de enlace descendente y un acelerador de enlace ascendente.
Acelerador de enlace descendente 4G
El acelerador de enlace descendente 4G Turbo consta de un bloque de conexión CRC de bloque de código y un codificador Turbo (Intel Turbo FPGA IP) y un comparador de velocidad. Los datos de entrada tienen un ancho de 8 bits y los datos de salida tienen un ancho de 24 bits. El comparador de tasas consta de tres intercaladores de subbloques, un selector de bits y un colector de bits.
El acelerador de enlace descendente 4G implementa un archivo adjunto CRC de bloque de código con un algoritmo de cálculo CRC paralelo de 8 bits. La entrada al bloque adjunto CRC tiene un ancho de 8 bits. En el modo normal, el número de entradas al bloque CRC es k-24, donde k es el tamaño del bloque basado en el índice de tamaño. La secuencia CRC adicional de 24 bits se adjunta al bloque de datos de código entrante en el bloque de conexión CRC y luego pasa al codificador Turbo. En el modo de derivación CRC, el número de entradas es de tamaño k de 8 bits de ancho y se pasa al bloque del codificador Turbo.
El codificador Turbo utiliza un código convolucional concatenado en paralelo. Un codificador convolucional codifica una secuencia de información y otro codificador convolucional codifica una versión intercalada de la secuencia de información. El codificador Turbo tiene dos codificadores convolucionales constituyentes de 8 estados y un intercalador interno de código Turbo. Para obtener más información sobre el codificador Turbo, consulte la Guía del usuario de Turbo IP Core. El comparador de tasas hace coincidir la cantidad de bits en el bloque de transporte con la cantidad de bits que transmite la IP en esa asignación. La entrada y salida del comparador de tasas es de 24 bits. La IP define la coincidencia de velocidad para los canales de transporte codificados Turbo para cada bloque de código. El comparador de tasas comprende: intercalador de subbloques, colector de bits y selector de bits. El acelerador de enlace descendente configura el subbloque intercalado para cada flujo de salida de la codificación Turbo. Los flujos incluyen un flujo de bits de mensajes, un flujo de bits de primera paridad y un flujo de bits de segunda paridad. La entrada y salida del subbloque intercalado tiene un ancho de 1 bits. El colector de bits combina los flujos que provienen del intercalador de subbloques. Este bloque contiene búferes que almacenan:
- Mensajes y bits de habilitación de relleno del subbloque intercalados.
- El subbloque intercalaba bits de paridad y sus respectivos bits de relleno.
Coleccionista de bits
Acelerador de enlace ascendente de canal 4G
El acelerador de enlace ascendente 4G Turbo consta de un desentrelazador de subbloques y un decodificador turbo (Intel Turbo FPGA IP).
El desentrelazador consta de tres bloques en los que los dos primeros bloques son simétricos y el tercero es diferente.
La latencia de la señal de listo es 0.
desentrelazador
Si activa el modo de derivación para el desintercalador de subbloques, la IP lee los datos a medida que escribe los datos en los bloques de memoria en las ubicaciones sucesivas. La IP lee los datos a medida que escribe los datos sin ningún intercalado. El número de datos de entrada en el desentrelazador de subbloques es K_π en el modo de derivación y la longitud de los datos de salida es de tamaño k (k es el tamaño del bloque de código basado en el valor de cb_size_index). La latencia de los datos de salida del desentrelazador de subbloques depende del tamaño del bloque de entrada K_π. La IP lee los datos solo después de escribir el tamaño de bloque de código K_π de los datos de entrada. Por lo tanto, la latencia de la salida también incluye el tiempo de escritura. La latencia en los datos de salida del intercalador de subbloques es K_π+17. El decodificador Turbo calcula la secuencia transmitida más probable, en función de la samples que recibe. Para obtener una explicación detallada, consulte la Guía del usuario de Turbo Core IP. La decodificación de códigos de corrección de errores es una comparación de las probabilidades de diferentes códigos convolucionales. El decodificador Turbo consta de dos decodificadores simples de entrada y salida suave (SISO), que funcionan de forma iterativa. La salida del primero (decodificador superior) alimenta al segundo para formar una iteración de decodificación Turbo. Los bloques intercaladores y desintercaladores reordenan los datos en este proceso.
Información relacionada
Guía del usuario de Turbo IP Core
Señales e interfaces 4G Turbo-V
Acelerador de enlace descendente
Señales del acelerador de enlace descendente
| Nombre de la señal | Dirección | Ancho de bits | Descripción |
| Clic | Aporte | 1 | Entrada de reloj de 300 MHz. Todas las señales de la interfaz IP de Turbo-V están sincronizadas con este reloj. |
| restablecer_n | Aporte | 1 | Restablece la lógica interna de toda la IP. |
| fregadero_válido | Aporte | 1 | Se afirma cuando los datos en sink_data son válidos. Cuando no se afirma Sink_valid, la dirección IP detiene el procesamiento hasta que se vuelve a afirmar Sink_valid. |
| fregadero_datos | Aporte | 8 | Por lo general, lleva la mayor parte de la información que se transfiere. |
| fregadero_sop | Aporte | 1 | Indica el comienzo de un paquete entrante. |
| fregadero_eop | Aporte | 1 | Indica el final de un paquete entrante. |
| fregadero_listo | Producción | 1 | Indica cuando la IP puede aceptar datos |
| Sumidero_error | Aporte | 2 | Máscara de dos bits para indicar errores que afectan a los datos transferidos en el ciclo actual. |
| Crc_habilitar | Aporte | 1 | Habilita el bloque CRC |
| índice_tamaño_cb | Aporte | 8 | Tamaño de bloque de código de entrada K |
| fregadero_rm_out_size | Aporte | 20 | Tasa de tamaño de bloque de salida del comparador, correspondiente a E. |
| fregadero_código_bloques | Aporte | 15 | Tamaño de búfer suave para el bloque de código actual Ncb |
| fregadero_rv_idx | Aporte | 2 | Índice de versión de redundancia (0,1,2 o 3) |
| fregadero_rm_bypass | Aporte | 1 | Habilita el modo de derivación en el comparador de tarifas |
| fregadero_relleno_bits | Aporte | 6 | El número de bits de relleno que el IP inserta en el transmisor cuando el IP realiza la segmentación del bloque de código. |
| fuente_válida | Producción | 1 | Afirmado por la IP cuando hay datos válidos para generar. |
| continuado… | |||
| Nombre de la señal | Dirección | Ancho de bits | Descripción |
| datos fuente | Producción | 24 | Lleva la mayor parte de la información transferida. Esta información está disponible cuando se afirma que es válida. |
| fuente_sop | Producción | 1 | Indica el comienzo de un paquete. |
| fuente_eop | Producción | 1 | Indica el final de un paquete. |
| fuente_listo | Aporte | 1 | La recepción de datos es válida cuando se afirma la señal de listo. |
| fuente_error | Producción | 2 | Señal de error propagada desde Turbo Encoder que indica violaciones del protocolo Avalon-ST en el lado de la fuente
• 00: Sin error • 01: falta el inicio del paquete • 10: falta el final del paquete • 11: Fin inesperado del paquete Otros tipos de errores también pueden marcarse como 11. |
| Fuente_blk_size | Producción | 13 | Tamaño de bloque de código de salida K |
Interfaces de acelerador de enlace ascendente
Señales de acelerador de enlace ascendente
| Señal | Dirección | Ancho de bits | Descripción |
| Clic | Aporte | 1 | Entrada de reloj de 300 MHz. Todas las señales de la interfaz IP de Turbo-V están sincronizadas con este reloj. |
| restablecer_n | Aporte | 1 | Restablecimiento de la señal del reloj de entrada |
| fregadero_válido | Aporte | 1 | Entrada de streaming de Avalon válida |
| fregadero_datos | Aporte | 24 | Datos de entrada de transmisión de Avalon |
| fregadero_sop | Aporte | 1 | Inicio de paquete de entrada de transmisión de Avalon |
| fregadero_eop | Aporte | 1 | Fin del paquete de entrada de transmisión de Avalon |
| continuado… | |||
| Señal | Dirección | Ancho de bits | Descripción |
| fregadero_listo | Aporte | 1 | Entrada de transmisión de Avalon lista |
| conf_válido | Aporte | 1 | Conducto de configuración de entrada válido |
| índice_tamaño_cb | Aporte | 8 | Índice de iteración de tamaño de bloque |
| max_iteración | Aporte | 5 | Iteración máxima |
| rm_bypass | Aporte | 1 | Habilita el modo de derivación |
| sel_CRC24A | Aporte | 1 | Especifica el tipo de CRC que necesita para el bloque de datos actual:
• 0: CRC24A • 1: CRC24B |
| conf_listo | Aporte | 1 | Conducto de configuración de entrada listo |
| fuente_válida | Producción | 1 | Salida de transmisión de Avalon válida |
| datos fuente | Producción | 16 | Datos de salida de transmisión de Avalon |
| fuente_sop | Producción | 1 | Comienzo del paquete de salida de transmisión de Avalon |
| fuente_eop | Producción | 1 | Fin de paquete de salida de transmisión de Avalon |
| fuente_error | Producción | 2 | Señal de error que indica violaciones del protocolo de transmisión de Avalon en el lado de la fuente:
• 00: Sin error • 01: falta el inicio del paquete • 10: falta el final del paquete • 11: Fin inesperado del paquete Otros tipos de errores también pueden marcarse como 11. |
| fuente_listo | Producción | 1 | Salida de transmisión de Avalon lista |
| tipo_CRC | Producción | 1 | Indica el tipo de CRC que se utilizó para el bloque de datos actual:
• 0: CRC24A • 1: CRC24B |
| fuente_blk_size | Producción | 13 | Especifica el tamaño del bloque saliente |
| pase_CRC | Producción | 1 | Indica si CRC fue exitoso:
• 0: reprobado • 1: Pase |
| iter_fuente | Producción | 5 | Muestra el número de medias iteraciones después de las cuales el decodificador Turbo deja de procesar el bloque de datos actual. |
Avalon Streaming Interfaces en DSP Intel FPGA IP
Las interfaces de transmisión de Avalon definen un protocolo estándar, flexible y modular para las transferencias de datos desde una interfaz de origen a una interfaz receptora. La interfaz de entrada es un sumidero de transmisión de Avalon y la interfaz de salida es una fuente de transmisión de Avalon. La interfaz de transmisión de Avalon admite transferencias de paquetes con paquetes intercalados en múltiples canales. Las señales de la interfaz de transmisión de Avalon pueden describir las interfaces de transmisión tradicionales que admiten una única transmisión de datos sin conocimiento de los canales o los límites de los paquetes. Estas interfaces suelen contener señales de datos, listas y válidas. Las interfaces de transmisión de Avalon también pueden admitir protocolos más complejos para transferencias de ráfagas y paquetes con paquetes intercalados en múltiples canales. La interfaz de transmisión de Avalon sincroniza inherentemente los diseños multicanal, lo que le permite lograr implementaciones eficientes y multiplexadas en el tiempo sin tener que implementar una lógica de control compleja. Las interfaces de transmisión de Avalon admiten la contrapresión, que es un mecanismo de control de flujo en el que un sumidero puede enviar una señal a una fuente para que deje de enviar datos. El sumidero generalmente usa contrapresión para detener el flujo de datos cuando sus búferes FIFO están llenos o cuando hay congestión en su salida.
Información relacionada
Especificaciones de la interfaz Avalon
Diagramas de tiempo 4G Turbo-V
Diagrama de tiempo para escribir lógica con Codeblock 40
La IP:
- Coloca 20 bits nulos en la columna 0 a 19 y escribe los bits de datos de la columna 20.
- Escribe los 44 bits en la memoria en 6 ciclos de reloj.
- Escribe bits de terminación Trellis en las columnas 28 a 31.
- Incrementa la dirección de escritura para cada fila.
- Genera una señal de habilitación de escritura para 8 RAM individuales a la vez.
La IP no escribe bits de relleno en la RAM. En su lugar, la IP deja el marcador de posición para los bits de filtro en la RAM e inserta los bits NULL en la salida durante el proceso de lectura. La primera escritura comienza en la columna 20.
Diagrama de tiempo para leer lógica con Codeblock 40
Para cada lectura, ve 8 bits en un ciclo de reloj, pero solo dos bits son válidos. La IP escribe estos dos bits en el registro de desplazamiento. Cuando la IP forma 8 bits, los envía a la interfaz de salida.
Diagrama de tiempo para escribir lógica con Codeblock 6144
Los bits de relleno son de la columna 0 a la 27 y los bits de datos son de la columna 28. La IP:
- Escribe los 6,148 bits en la memoria en 769 ciclos de reloj.
- Escribe bits de terminación Trellis en las columnas 28 a 31.
- Incrementa la dirección de escritura para cada fila.
- Genera una señal de habilitación de escritura generada para 8 RAM individuales a la vez.
La IP no escribe bits de relleno en la RAM. En su lugar, la IP deja el marcador de posición para los bits de filtro en la RAM e inserta los bits NULL en la salida durante el proceso de lectura. La primera escritura comienza en la columna 28.
Diagrama de tiempo para leer lógica con Codeblock 6144
En el lado de lectura, cada lectura da 8 bits. Mientras lee la fila 193, la IP lee 8 bits, pero solo un bit es válido. La IP forma ocho bits con registros de desplazamiento y los envía leyendo la siguiente columna.
Diagrama de temporización de entrada
Diagrama de temporización de salida
Latencia y rendimiento de 4G Turbo-V
La latencia se mide entre la entrada del primer paquete SOP y la salida del primer paquete SOP. El tiempo de procesamiento se mide entre la entrada del primer paquete SOP y la salida del último paquete EOP.
Acelerador de enlace descendente
El rendimiento es la velocidad a la que IP puede bombear la entrada al acelerador de enlace descendente cuando está listo.
Latencia, tiempo de procesamiento y rendimiento del acelerador de enlace descendente
Con la talla máxima K de 6,144 y talla E de 11,522. Tiempo de procesamiento medido para 13 bloques de código. La velocidad del reloj es de 300 MHz.
| K | E | Estado latente | Tiempo de procesamiento | Rendimiento de entrada | ||
| (ciclos) | (a nosotros) | (ciclos) | (a nosotros) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Cálculo de latencia y tiempo de procesamiento
- La figura muestra el procedimiento para calcular la latencia, el tiempo de procesamiento y el rendimiento.
Tamaño K frente a latencia
Tamaño K frente a latencia
- k=40 a 1408
Tiempo de procesamiento y latencia del acelerador de enlace ascendente
- Con número máximo de iteraciones = 6. La velocidad del reloj es de 300 MHz.
K E Estado latente Tiempo de procesamiento (ciclos) (a nosotros) (ciclos) (a nosotros) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Tiempo de procesamiento y latencia del acelerador de enlace ascendente
- Con número máximo de iteraciones = 8
| K | E | Estado latente | Tiempo de procesamiento | ||
| (ciclos) | (a nosotros) | (ciclos) | (a nosotros) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| continuado… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Tamaño K frente a latencia
- Para max_iter=6
Figura 19. Tamaño K frente a tiempo de procesamiento
- Para max_iter=6
Tamaño K frente a latencia
- Para max_iter=8
Tamaño K frente a tiempo de procesamiento
- Para max_iter=8
Historial de revisiones de documentos para la guía del usuario de 4G Turbo-V Intel FPGA IP
| Fecha | Versión IP | Versión del software Intel Quartus Prime | Cambios |
| 2020.11.18 | 1.0.0 | 20.1 | Tabla eliminada en Rendimiento y uso de recursos de 4G Turbo-V |
| 2020.06.02 | 1.0.0 | 20.1 | Lanzamiento inicial. |
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
Documentos / Recursos
 |
Intel 4G Turbo-V FPGA IP [pdf] Guía del usuario 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
