eSRAM Intel FPGAIP
Información del producto
El producto es Intel FPGA IP, que es compatible con el software Intel Quartus Prime Design Suite. La IP tiene diferentes versiones que coinciden con las versiones de software hasta la v19.1. A partir de la versión de software 19.2, se introduce un nuevo esquema de versiones para Intel FPGA IP.
Las versiones de IP son las siguientes:
| Versión | Fecha | Versión Intel Quartus Prime | Descripción | Impacto |
|---|---|---|---|---|
| v20.1.0 | 2022.09.26 | 22.3 | Conexión de componentes del sistema IP Intel AgilexTM eSRAM habilitada soporte en la herramienta Platform Designer. |
ISO 9001: 2015 registrado |
| v20.0.0 | 2021.10.04 | 21.3 | Se actualizaron ch{0-7}_ecc_dec_eccmode y ch{0-7}_ecc_enc_eccmode. parámetros a ECC_DISABLED para los puertos no utilizados. |
Se requiere una actualización de IP para obtener la compilación del pase de diseño con el software Intel Quartus Prime Pro Edition versión 21.3. |
| v19.2.1 | 2021.06.29 | 21.2 | Se corrigió la infracción de retención agregando (* altera_attribute = -name HYPER_REGISTER_DELAY_CHAIN 100*) a la eSRAM Intel Agilex FPGA Propiedad intelectual. |
El cambio es opcional. Se requiere una actualización de IP si su IP no puede cumplir con la especificación de rendimiento máximo debido a una retención violación. |
| v19.2.0 | 2020.12.14 | 19.4 | Se eliminó el codificador y decodificador ECC dinámico: derivación característica. |
N / A |
| v19.1.1 | 2019.07.01 | 19.2 | Versión inicial para dispositivos Intel Agilex. | N / A |
Si una nota de la versión no está disponible para una versión de IP específica, significa que no hay cambios en esa versión.
Nota: El número de versión IP de Intel FPGA (XYZ) puede cambiar con cada versión del software Intel Quartus Prime.
Instrucciones de uso del producto
Para utilizar la IP Intel FPGA, siga estos pasos:
- Asegúrese de tener instalado en su sistema el software Intel Quartus Prime Design Suite compatible.
- Descargue la versión IP de Intel FPGA correspondiente que coincida con su versión de software.
- Extrae la IP descargada files a una ubicación adecuada en su computadora.
- Abra el software Intel Quartus Prime y cree un nuevo proyecto o abra un proyecto existente.
- En la configuración del proyecto o catálogo de IP, ubique y agregue la IP de Intel FPGA a su proyecto.
- Configure los parámetros de IP según sus requisitos.
- Conecte la IP a otros componentes o módulos de su diseño utilizando la herramienta Platform Designer.
- Asegúrese de realizar todas las actualizaciones de IP necesarias si se especifica en la información del producto.
- Compile y verifique su diseño utilizando el software Intel Quartus Prime.
- Continúe con los pasos adicionales según sus requisitos de diseño y objetivos del proyecto.
eSRAM Intel® Agilex™ FPGA IP
Notas de la versión
Si una nota de la versión no está disponible para una versión de IP específica, la IP no tiene cambios en esa versión. Para obtener información sobre las versiones de actualización de IP hasta la versión 18.1, consulte las Notas de la versión de actualización de Intel® Quartus® Prime Design Suite.
Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus Prime Design Suite hasta la versión 19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de versiones.
El número de versión IP de Intel FPGA (XYZ) puede cambiar con cada versión del software Intel Quartus Prime.
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Información relacionada
- Notas de la versión de actualización de Intel Quartus Prime Design Suite
- Guía del usuario de la memoria integrada Intel Agilex™
- Erratas para eSRAM Intel Agilex™ FPGA IP en la base de conocimiento
eSRAM Intel Agilex™ FPGA IP v20.1.0
Tabla 1. v20.1.0 2022.09.26
| Versión Intel Quartus Prime | Descripción | Impacto |
| 22.3 | Se habilitó la compatibilidad con la conexión de componentes del sistema IP Intel Agilex™ eSRAM en la herramienta Platform Designer. | La actualización de IP es opcional en la versión 22.3 del software Intel Quartus Prime Pro Edition.
|
eSRAM Intel Agilex FPGA IP v20.0.0
Tabla 2. v20.0.0 2021.10.04
| Versión Intel Quartus Prime | Descripción | Impacto |
| 21.3 | Se actualizaron los parámetros ch{0-7}_ecc_dec_eccmode y ch{0-7}_ecc_enc_eccmode a ECC_DISABLED para los puertos no utilizados. | Se requiere una actualización de IP para obtener la compilación del pase de diseño con la versión 21.3 del software Intel Quartus Prime Pro Edition. |
Tabla 3. v19.2.1 2021.06.29
| Versión Intel Quartus Prime | Descripción | Impacto |
| 21.2 | Se corrigió la infracción de retención agregando (* altera_attribute = “-name HYPER_REGISTER_DELAY_CHAIN 100″*) a la IP eSRAM Intel Agilex FPGA. | El cambio es opcional. Debe realizar una actualización de IP si su IP no puede cumplir con la especificación de rendimiento máximo debido a una infracción de retención. |
eSRAM Intel Agilex FPGA IP v19.2.0
Tabla 4. v19.2.0 2020.12.14
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.4 | Se eliminó la función de derivación del codificador y decodificador ECC dinámico. | — |
eSRAM Intel Agilex FPGA IP v19.1.1
Tabla 5. v19.1.1 2019.07.01
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.2 | Versión inicial para dispositivos Intel Agilex. | — |
Notas de la versión de eSRAM Intel FPGA IP (dispositivos Intel Stratix® 10)
Si una nota de la versión no está disponible para una versión de IP específica, la IP no tiene cambios en esa versión. Para obtener información sobre las versiones de actualización de IP hasta la versión 18.1, consulte las Notas de la versión de actualización de Intel Quartus Prime Design Suite.
Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus Prime Design Suite hasta la versión 19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de versiones.
El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Información relacionada
- Notas de la versión de actualización de Intel Quartus Prime Design Suite
- Guía del usuario de la memoria integrada Intel Stratix® 10
- Fe de erratas para la IP eSRAM Intel FPGA en la base de conocimiento
eSRAM Intel FPGAIP v19.2.0
Tabla 6. v19.2.0 2022.09.26
| Versión Intel Quartus Prime | Descripción | Impacto |
| 22.3 | Se habilitó la compatibilidad con la conexión de componentes del sistema IP Intel Stratix® 10 eSRAM en la herramienta Platform Designer. | La actualización de IP es opcional en la versión 22.3 del software Intel Quartus Prime Pro Edition.
|
eSRAM Intel FPGAIP v19.1.5
Tabla 7. v19.1.5 2020.10.12
| Versión Intel Quartus Prime | Descripción | Impacto |
| 20.3 | Se actualizó la descripción de Habilitar el modo de bajo consumo en el editor de parámetros IP de eSRAM Intel FPGA. | — |
eSRAM Intel FPGAIP v19.1.4
Tabla 8. v19.1.4 2020.08.03
| Versión Intel Quartus Prime | Descripción | Impacto |
| 20.2 | Se cambió el nombre del PLL de E/S filenombre para renunciar al mensaje de advertencia del IOPLL file.
Si las dos eSRAM tienen los mismos parámetros de PLL (frecuencia de reloj de referencia de PLL y frecuencia de reloj deseada de PLL), se puede ignorar el mensaje de advertencia. Si las dos eSRAM tienen diferentes parámetros PLL, después de la compilación se configurarán en las mismas frecuencias PLL tomadas de uno de los parámetros IP de la eSRAM Intel FPGA. Referirse a Informe del instalador Quartus ➤ Plan Stage ➤ Resumen de uso de PLL para observar las frecuencias eSRAM IOPLL implementadas. La actualización de IP es necesaria cuando el parámetro PLL para ambas eSRAM es diferente. |
— |
eSRAM Intel FPGAIP v19.1.3
Tabla 9. v19.1.3 2019.10.11
| Versión Intel Quartus Prime | Descripción | Impacto |
| 19.3 | Se actualizó la descripción de Frecuencia de reloj de referencia de PLL en el editor de parámetros IP de eSRAM Intel FPGA. | — |
eSRAM Intel FPGAIP v18.1
Tabla 10. v18.1 2018.10.03
| Versión Intel Quartus Prime | Descripción | Impacto |
| 18.1 | Se eliminó el registro HIPI para iopll_lock2core_reg. | Puede actualizar su núcleo de IP. |
eSRAM Intel FPGAIP v18.0
Tabla 11. v18.0 mayo de 2018
| Descripción | Impacto |
| Se cambió el nombre del núcleo IP eSRAM nativo a eSRAM Intel FPGA IP según el cambio de marca de Intel. | — |
Se agregó una nueva señal de interfaz:
Estado de bloqueo de eSRAM IOPLL. |
— |
Información relacionada
- Introducción a los núcleos IP Intel FPGA
- Guía del usuario de la memoria integrada Intel Stratix 10
- Fe de erratas para otros núcleos de IP en la base de conocimientos
Núcleo IP eSRAM nativo v17.1
Tabla 12. v17.1 Noviembre 2017
| Descripción | Impacto |
| Versión inicial. Este núcleo IP está disponible solo en dispositivos Intel Stratix 10. | — |
Información relacionada
- Introducción a los núcleos IP Intel FPGA
- Guía del usuario de la memoria integrada Intel Stratix 10
- Fe de erratas para otros núcleos de IP en la base de conocimientos
Archivos de la guía del usuario de la memoria integrada Intel Stratix 10
Para obtener las versiones más recientes y anteriores de esta guía del usuario, consulte la Guía del usuario de la memoria integrada Intel® Stratix® 10. Si una IP o versión de software no aparece en la lista, se aplica la guía del usuario para la IP o versión de software anterior.
Notas de la versión IP de eSRAM Intel® FPGA
Documentos / Recursos
 |
Intel eSRAMIntel FPGA IP [pdf] Guía del usuario eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |
