F Tile Serial Lite IV Intel FPGA IP Guía del usuario

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1 F Tile Serie Lite IV Intel FPGA IP

2 Documentos / Recursos

2.1 Referencias

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F Tile Serie Lite IV Intel FPGA IP

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP
Actualizado para Intel® Quartus® Prime Design Suite: 22.1 Versión IP: 5.0.0

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UG-20324

Identificación: 683074 Versión: 2022.04.28

Contenido
Contenido
1. Acerca de la Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP sobreview…………………………………………………………. 6 2.1. Información de divulgación………………………………………………………………………………..7 2.2. Funciones admitidas…………………………………………………………………………………….. 7 2.3. Nivel de soporte de la versión IP…………………………………………………………………………..8 2.4. Soporte de grado de velocidad del dispositivo……………………………………………………………………..8 2.5. Utilización de recursos y latencia……………………………………………………………………9 2.6. Eficiencia del ancho de banda……………………………………………………………………………………. 9
3. Primeros pasos………………………………………………………………………………………………. 11 3.1. Instalación y concesión de licencias de núcleos IP Intel FPGA…………………………………………………… 11 3.1.1. Modo de evaluación Intel FPGA IP…………………………………………………………. 11 3.2. Especificación de los parámetros y opciones de IP…………………………………………………… 14 3.3. Generado File Estructura……………………………………………………………………………… 14 3.4. Simulación de núcleos IP Intel FPGA…………………………………………………………………… 16 3.4.1. Simulación y Verificación del Diseño…………………………………………………….. 17 3.5. Sintetizando núcleos IP en otras herramientas EDA…………………………………………………………. 17 3.6. Compilación del diseño completo…………………………………………………………………………..18
4. Descripción Funcional…………………………………………………………………………………….. 19 4.1. Ruta de datos TX…………………………………………………………………………………………..20 4.1.1. Adaptador TX MAC………………………………………………………………………….. 21 4.1.2. Inserción de palabra de control (CW)……………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………28 4.1.4. Codificador TX MII……………………………………………………………………………….29 4.1.5. TX PCS y PMA………………………………………………………………………….. 30 4.2. Ruta de datos RX…………………………………………………………………………………………. 30 4.2.1. RX PCS y PMA………………………………………………………………………….. 31 4.2.2. Decodificador RX MII……………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………….32 4.2.5. Eliminación de RX CW………………………………………………………………………………35 4.3. Arquitectura de reloj IP Intel FPGA F-Tile Serial Lite IV…………………………………………. 36 4.4. Restablecimiento e inicialización de enlace…………………………………………………………………………..37 4.4.1. Secuencia de inicialización y reinicio de TX………………………………………………. 38 4.4.2. Secuencia de inicialización y reinicio de RX……………………………………………………. 39 4.5. Cálculo de velocidad de enlace y eficiencia de ancho de banda……………………………………………….. 40
5. Parámetros……………………………………………………………………………………………………. 42
6. Señales de la interfaz IP Intel FPGA F-Tile Serial Lite IV……………………………………………….. 44 6.1. Señales de Reloj………………………………………………………………………………………….44 6.2. Señales de reinicio………………………………………………………………………………………… 44 6.3. Señales MAC………………………………………………………………………………………….. 45 6.4. Señales de Reconfiguración del Transceptor……………………………………………………………… 48 6.5. Señales PMA………………………………………………………………………………………….. 49

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 2

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7. Diseño con F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Pautas de reinicio…………………………………………………………………………………….. 51 7.2. Directrices para el manejo de errores…………………………………………………………………………..51
8. Archivos de la guía del usuario de F-Tile Serial Lite IV Intel FPGA IP…………………………………………. 52 9. Historial de revisión de documentos para la guía del usuario de F-Tile Serial Lite IV Intel FPGA IP…………53

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Enviar comentarios

1. Acerca de la Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP

Este documento describe las características de IP, la descripción de la arquitectura, los pasos para generar y las pautas para diseñar la FPGA IP Intel® F-Tile Serial Lite IV utilizando los transceptores F-tile en dispositivos Intel AgilexTM.

Público al que va dirigido

Este documento está destinado a los siguientes usuarios:
· Arquitectos de diseño para realizar la selección de IP durante la fase de planificación del diseño a nivel de sistema
· Diseñadores de hardware al integrar la IP en su diseño a nivel de sistema
· Ingenieros de validación durante las fases de simulación a nivel de sistema y validación de hardware.

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La siguiente tabla enumera otros documentos de referencia relacionados con F-Tile Serial Lite IV Intel FPGA IP.

Tabla 1.

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Referencia

F-Tile Serial Lite IV Intel FPGA IP Diseño ExampGuía del usuario

Hoja de datos del dispositivo Intel Agilex

Descripción
Este documento proporciona pautas de generación, uso y descripción funcional del diseño F-Tile Serial Lite IV Intel FPGA IP ex.amparchivos en dispositivos Intel Agilex.
Este documento describe las características eléctricas, las características de conmutación, las especificaciones de configuración y el tiempo de los dispositivos Intel Agilex.

Tabla 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acrónimos y glosario Lista de acrónimos
Acrónimo

Palabra de control de expansión Reed-Solomon Corrección de errores de avance Medio físico Accesorio Transmisor Receptor Pulso-AmpModulación litude 4 niveles sin retorno a cero

continuado…

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.

ISO 9001: 2015 registrado

1. Acerca de la Guía del usuario de IP Intel® FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

PCS MII XGMII

Acrónimo

Expansión Codificación física Subcapa Interfaz independiente de medios Interfaz independiente de medios de 10 Gigabit

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Enviar comentarios

2. F-Tile Serial Lite IV Intel FPGA IP sobreview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP es adecuado para la comunicación de datos de gran ancho de banda para aplicaciones de chip a chip, placa a placa y de plano posterior.

El F-Tile Serial Lite IV Intel FPGA IP incorpora control de acceso a medios (MAC), subcapa de codificación física (PCS) y bloques de conexión de medios físicos (PMA). El IP admite velocidades de transferencia de datos de hasta 56 Gbps por carril con un máximo de cuatro carriles PAM4 o 28 Gbps por carril con un máximo de 16 carriles NRZ. Esta IP ofrece un gran ancho de banda, marcos generales bajos, un recuento de E/S bajo y admite una alta escalabilidad tanto en número de carriles como en velocidad. Esta IP también es fácilmente reconfigurable con soporte de una amplia gama de velocidades de datos con el modo Ethernet PCS del transceptor F-tile.

Esta IP admite dos modos de transmisión:
· Modo básico: este es un modo de transmisión pura en el que los datos se envían sin el inicio del paquete, el ciclo vacío y el final del paquete para aumentar el ancho de banda. La IP toma los primeros datos válidos como inicio de una ráfaga.
· Modo completo: este es un modo de transferencia de paquetes. En este modo, la IP envía una ráfaga y un ciclo de sincronización al inicio y al final de un paquete como delimitadores.

Diagrama de bloques de alto nivel de F-Tile Serial Lite IV

Interfaz de transmisión Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TXUSRIF_CTRL

64*n bits de carriles (modo NRZ)/ 2*n bits de carriles (modo PAM4)

MAC de transmisión

Adaptador INSERTAR

CODIFICACIÓN MII

Piezas personalizadas

TX PC

TX MIII

CODIFICADOR EMIB CODIFICADOR FEC

PMA de TX

n bits de carriles (modo PAM4)/n bits de carriles (modo NRZ)
Interfaz serie TX

Interfaz de transmisión Avalon RX
64*n bits de carriles (modo NRZ)/ 2*n bits de carriles (modo PAM4)

RX piezas

CW RMV

CORTAR LA TORSIÓN

MII

Y ALINEAR DECODIFICAR

RX MII

EMIB

SINCRONIZACIÓN DE BLOQUE DE DECODIFICACIÓN Y DESCRAMBLER FEC

PMA RX

RSE

2n bits de carriles (modo PAM4)/n bits de carriles (modo NRZ) Interfaz serie RX
Configuración de registro de interfaz asignada en memoria de Avalon

Leyenda

Lógica suave

Lógica dura

ISO 9001: 2015 registrado

2. F-Tile Serial Lite IV Intel FPGA IP sobreview 683074 | 2022.04.28

Puede generar el diseño IP F-Tile Serial Lite IV Intel FPGA examples para obtener más información sobre las funciones de IP. Consulte F-Tile Serial Lite IV Intel FPGA IP Design ExampGuía del usuario.
Información relacionada · Descripción funcional en la página 19 · F-Tile Serial Lite IV Intel FPGA IP Design ExampGuía del usuario

2.1. Información de liberación

Las versiones de Intel FPGA IP coinciden con las versiones del software Intel Quartus® Prime Design Suite hasta v19.1. A partir de la versión 19.2 del software Intel Quartus Prime Design Suite, Intel FPGA IP tiene un nuevo esquema de control de versiones.

El número de versión de Intel FPGA IP (XYZ) puede cambiar con cada versión de software Intel Quartus Prime. Un cambio en:

· X indica una revisión importante del IP. Si actualiza el software Intel Quartus Prime, debe regenerar la IP.
· Y indica que la IP incluye nuevas características. Regenera tu IP para incluir estas nuevas funciones.
· Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.

Tabla 3.

Información de versión de F-Tile Serial Lite IV Intel FPGA IP

Artículo Versión IP Versión Intel Quartus Prime Fecha de lanzamiento Código de pedido

5.0.0 22.1 2022.04.28 IP-SLITE4F

Descripción

2.2. Funciones admitidas
La siguiente tabla enumera las funciones disponibles en F-Tile Serial Lite IV Intel FPGA IP:

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP sobreview 683074 | 2022.04.28

Tabla 4.

Características IP de F-Tile Serial Lite IV Intel FPGA

Característica

Descripción

Transferencia de datos

· Para modo PAM4:
— FHT admite solo 56.1, 58 y 116 Gbps por carril con un máximo de 4 carriles.
— FGT admite hasta 58 Gbps por carril con un máximo de 12 carriles.
Consulte la Tabla 18 en la página 42 para obtener más detalles sobre las velocidades de datos del transceptor admitidas para el modo PAM4.
· Para el modo NRZ:
— FHT admite solo 28.05 y 58 Gbps por carril con un máximo de 4 carriles.
— FGT admite hasta 28.05 Gbps por carril con un máximo de 16 carriles.
Consulte la Tabla 18 en la página 42 para obtener más detalles sobre las velocidades de datos del transceptor admitidas para el modo NRZ.
· Admite modos de transmisión continua (básico) o de paquetes (completo).
· Admite paquetes de estructura de bajo costo.
· Admite transferencia de granularidad de bytes para cada tamaño de ráfaga.
· Admite la alineación de carriles automática o iniciada por el usuario.
· Admite período de alineación programable.

piezas

· Utiliza lógica IP rígida que interactúa con los transceptores Intel Agilex F-tile para reducir los recursos de lógica blanda.
· Admite el modo de modulación PAM4 para la especificación 100GBASE-KP4. RS-FEC siempre está habilitado en este modo de modulación.
· Admite NRZ con modo de modulación RS-FEC opcional.
· Admite decodificación de codificación 64b/66b.

Detección y manejo de errores

· Admite la comprobación de errores CRC en rutas de datos TX y RX. · Admite la comprobación de errores del enlace RX. · Admite la detección de errores RX PCS.

Interfaces

· Admite únicamente transferencia de paquetes full duplex con enlaces independientes.
· Utiliza interconexión punto a punto a múltiples dispositivos FPGA con baja latencia de transferencia.
· Admite comandos definidos por el usuario.

2.3. Nivel de soporte de la versión IP

El software Intel Quartus Prime y la compatibilidad con dispositivos Intel FPGA para F-Tile Serial Lite IV Intel FPGA IP son los siguientes:

Tabla 5.

Versión IP y nivel de soporte

Intel Cuarto Prime 22.1

Dispositivo Transceptores Intel Agilex F-tile

Diseño de hardware de compilación de simulación de versión IP

5.0.0

2.4. Soporte de grado de velocidad del dispositivo
El F-Tile Serial Lite IV Intel FPGA IP admite los siguientes grados de velocidad para dispositivos Intel Agilex F-tile: · Grado de velocidad del transceptor: -1, -2 y -3 · Grado de velocidad del núcleo: -1, -2 y - 3

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 8

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2. F-Tile Serial Lite IV Intel FPGA IP sobreview 683074 | 2022.04.28

Información relacionada
Hoja de datos del dispositivo Intel Agilex Más información sobre la velocidad de datos admitida en los transceptores Intel Agilex F-tile.

2.5. Utilización de recursos y latencia

Los recursos y la latencia para el F-Tile Serial Lite IV Intel FPGA IP se obtuvieron de la versión 22.1 del software Intel Quartus Prime Pro Edition.

Tabla 6.

Utilización de recursos IP Intel Agilex F-Tile Serial Lite IV Intel FPGA
La medición de la latencia se basa en la latencia de ida y vuelta desde la entrada del núcleo TX hasta la salida del núcleo RX.

Tipo de transceptor

Variante

Número de líneas de datos Modo RS-FEC ALM

Latencia (ciclo de reloj del núcleo TX)

FGT

28.05 Gbps NRZ 16

Discapacitados Básicos 21,691 65

Totalmente discapacitados 22,135 65

Básico Habilitado 21,915 189

Totalmente Habilitados 22,452 189

58 Gbps PAM4 12

Básico Habilitado 28,206 146

Totalmente Habilitados 30,360 146

FHT

58 Gbps NRZ

Básico Habilitado 15,793 146

Totalmente Habilitados 16,624 146

58 Gbps PAM4 4

Básico Habilitado 15,771 154

Totalmente Habilitados 16,611 154

116 Gbps PAM4 4

Básico Habilitado 21,605 128

Totalmente Habilitados 23,148 128

2.6. Eficiencia del ancho de banda

Tabla 7.

Eficiencia del ancho de banda

Modo transceptor de variables

PAM4

Modo de transmisión RS-FEC

Completamente habilitado

Básico habilitado

Velocidad de bits de la interfaz serie en Gbps (RAW_RATE)
Tamaño de ráfaga de una transferencia en número de palabras (BURST_SIZE) (1)
Período de alineación en el ciclo de reloj (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Ajustes

Zona no ferroviaria

Lleno

Desactivado

Activado

28.0

2,048

4,096

Básico Deshabilitado 28.0

Habilitado 28.0

4,194,304

4,096

4,096 continuó...

(1) BURST_SIZE para el modo Básico se acerca al infinito, por lo que se utiliza un número grande.

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2. F-Tile Serial Lite IV Intel FPGA IP sobreview 683074 | 2022.04.28

Variables

Ajustes

codificación 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Gastos generales de un tamaño de ráfaga en número de palabras (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Período del marcador de alineación 81,915 en el ciclo de reloj (ALIGN_MARKER_PERIOD)

81,915

81,916

Ancho del marcador de alineación en 5

ciclo de reloj

(ALIGN_MARKER_WIDTH)

Eficiencia del ancho de banda (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tasa efectiva (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frecuencia máxima de reloj de usuario (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Información relacionada Cálculo de velocidad de enlace y eficiencia de ancho de banda en la página 40

(2) En modo completo, el tamaño BURST_SIZE_OVHD incluye las palabras de control emparejadas START/END en un flujo de datos.
(3) Para el modo Básico, BURST_SIZE_OVHD es 0 porque no hay START/END durante la transmisión.
(4) Consulte Cálculo de velocidad de enlace y eficiencia del ancho de banda para calcular la eficiencia del ancho de banda.
(5) Consulte Cálculo de velocidad de enlace y eficiencia de ancho de banda para obtener un cálculo de velocidad efectiva.
(6) Consulte Cálculo de velocidad de enlace y eficiencia de ancho de banda para calcular la frecuencia máxima de reloj del usuario.

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 10

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683074 | 2022.04.28 Enviar comentarios

3. Primeros pasos

3.1. Instalación y concesión de licencias de núcleos IP Intel FPGA

La instalación del software Intel Quartus Prime incluye la biblioteca IP Intel FPGA. Esta biblioteca proporciona muchos núcleos IP útiles para su uso en producción sin necesidad de una licencia adicional. Algunos núcleos Intel FPGA IP requieren la compra de una licencia independiente para uso en producción. El modo de evaluación de IP Intel FPGA le permite evaluar estos núcleos IP Intel FPGA con licencia en simulación y hardware, antes de decidir comprar una licencia de núcleo IP de producción completa. Solo necesita comprar una licencia de producción completa para núcleos IP Intel con licencia después de completar las pruebas de hardware y estar listo para usar la IP en producción.

El software Intel Quartus Prime instala núcleos IP en las siguientes ubicaciones de forma predeterminada:

Figura 2.

Ruta de instalación de IP Core
intelFPGA(_pro) quartus: contiene la propiedad intelectual del software Intel Quartus Prime: contiene la biblioteca IP de Intel FPGA y núcleos IP de terceros altera: contiene el código fuente de la biblioteca IP de Intel FPGA – Contiene la fuente IP Intel FPGA files

Tabla 8.

Ubicaciones de instalación de IP Core

Ubicación

Software

:intelFPGA_proquartusipaltera

Edición Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edición

Plataforma Windows* Linux*

Nota:

El software Intel Quartus Prime no admite espacios en la ruta de instalación.

3.1.1. Modo de evaluación IP Intel FPGA
El modo de evaluación Intel FPGA IP gratuito le permite evaluar los núcleos Intel FPGA IP con licencia en simulación y hardware antes de comprarlos. El modo de evaluación Intel FPGA IP admite las siguientes evaluaciones sin licencia adicional:
· Simule el comportamiento de un núcleo IP Intel FPGA con licencia en su sistema. · Verifique la funcionalidad, tamaño y velocidad del núcleo IP de forma rápida y sencilla. · Generar programación de dispositivos por tiempo limitado files para diseños que incluyen núcleos IP. · Programe un dispositivo con su núcleo IP y verifique su diseño en hardware.

ISO 9001: 2015 registrado

3. Primeros pasos
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode admite los siguientes modos de funcionamiento:
· Tethered: permite ejecutar el diseño que contiene la IP Intel FPGA con licencia de forma indefinida con una conexión entre su placa y la computadora host. El modo atado requiere un grupo de acción de prueba conjunta en serie (JTAG) cable conectado entre el JTAG puerto en su placa y la computadora host, que ejecuta el programador Intel Quartus Prime durante el período de evaluación del hardware. El programador solo requiere una instalación mínima del software Intel Quartus Prime y no requiere una licencia de Intel Quartus Prime. La computadora host controla el tiempo de evaluación enviando una señal periódica al dispositivo a través del JTAG puerto. Si todos los núcleos de IP con licencia en el diseño admiten el modo conectado, el tiempo de evaluación se ejecuta hasta que caduque cualquier evaluación de núcleo de IP. Si todos los núcleos de IP admiten un tiempo de evaluación ilimitado, el dispositivo no se agota.
· Sin ataduras: permite ejecutar el diseño que contiene la IP licenciada por un tiempo limitado. El núcleo IP vuelve al modo sin ataduras si el dispositivo se desconecta de la computadora host que ejecuta el software Intel Quartus Prime. El núcleo IP también vuelve al modo sin conexión si algún otro núcleo IP con licencia en el diseño no admite el modo conectado.
Cuando vence el tiempo de evaluación para cualquier IP de Intel FPGA con licencia en el diseño, el diseño deja de funcionar. Todos los núcleos de IP que utilizan el modo de evaluación de IP de Intel FPGA expiran simultáneamente cuando cualquier núcleo de IP en el diseño expira. Cuando vence el tiempo de evaluación, debe reprogramar el dispositivo FPGA antes de continuar con la verificación del hardware. Para ampliar el uso del núcleo de IP para la producción, compre una licencia de producción completa para el núcleo de IP.
Debe comprar la licencia y generar una clave de licencia de producción completa antes de poder generar una programación de dispositivos sin restricciones file. Durante el modo de evaluación de Intel FPGA IP, el compilador solo genera una programación de dispositivo de tiempo limitado. file ( _time_limited.sof) que vence en el límite de tiempo.

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3. Primeros pasos 683074 | 2022.04.28

Figura 3.

Flujo del modo de evaluación IP de Intel FPGA
Instale el software Intel Quartus Prime con la biblioteca IP Intel FPGA

Parametrizar y crear instancias de un núcleo IP FPGA Intel con licencia

Verifique la IP en un simulador compatible

Compile el diseño en el software Intel Quartus Prime

Generar una programación de dispositivo por tiempo limitado File

Programe el dispositivo Intel FPGA y verifique el funcionamiento en la placa
¿No hay IP lista para uso en producción?
Sí, compre una producción completa.
Licencia de propiedad intelectual

Nota:

Incluir propiedad intelectual con licencia en productos comerciales
Consulte la guía del usuario de cada IP Core para conocer los pasos de parametrización y los detalles de implementación.
Intel otorga licencias de núcleos IP a perpetuidad y por puesto. La tarifa de la licencia incluye mantenimiento y soporte durante el primer año. Debe renovar el contrato de mantenimiento para recibir actualizaciones, correcciones de errores y soporte técnico más allá del primer año. Debe adquirir una licencia de producción completa para los núcleos IP Intel FPGA que requieren una licencia de producción, antes de generar programación. files que puede usar por tiempo ilimitado. Durante el modo de evaluación de Intel FPGA IP, el compilador solo genera una programación de dispositivo de tiempo limitado. file ( _time_limited.sof) que vence en el límite de tiempo. Para obtener sus claves de licencia de producción, visite el Centro de licencias de autoservicio Intel FPGA.
Los Acuerdos de licencia de software Intel FPGA rigen la instalación y el uso de núcleos IP con licencia, el software de diseño Intel Quartus Prime y todos los núcleos IP sin licencia.

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 13

3. Primeros pasos 683074 | 2022.04.28
Información relacionada · Centro de soporte de licencias Intel FPGA · Introducción a la instalación y licencias del software Intel FPGA
3.2. Especificación de los parámetros y opciones de IP
El editor de parámetros de IP le permite configurar rápidamente su variación de IP personalizada. Utilice los siguientes pasos para especificar opciones y parámetros de IP en el software Intel Quartus Prime Pro Edition.
1. Si aún no tiene un proyecto Intel Quartus Prime Pro Edition en el cual integrar su F-Tile Serial Lite IV Intel FPGA IP, debe crear uno. a. En Intel Quartus Prime Pro Edition, haga clic en File Asistente para nuevos proyectos para crear un nuevo proyecto Quartus Prime, o File Abrir proyecto para abrir un proyecto Quartus Prime existente. El asistente le solicita que especifique un dispositivo. b. Especifique la familia de dispositivos Intel Agilex y seleccione un dispositivo F-tile de producción que cumpla con los requisitos de grado de velocidad para IP. C. Haga clic en Finalizar.
2. En el catálogo de IP, ubique y seleccione F-Tile Serial Lite IV Intel FPGA IP. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su nueva variación de IP personalizada. El editor de parámetros guarda la configuración de variación de IP en un file nombrada .ip.
4. Haga clic en Aceptar. Aparece el editor de parámetros. 5. Especifique los parámetros para su variación de IP. Consulte la sección Parámetros para
información sobre los parámetros IP de F-Tile Serial Lite IV Intel FPGA. 6. Opcionalmente, generar un banco de pruebas de simulación o compilación y diseño de hardware.
examparchivo, siga las instrucciones del Design Exampla Guía del usuario. 7. Haga clic en Generar HDL. Aparece el cuadro de diálogo Generación. 8. Especificar salida file opciones de generación y luego haga clic en Generar. La variación de IP
files generar de acuerdo a sus especificaciones. 9. Haga clic en Finalizar. El editor de parámetros agrega el .ip de nivel superior. file A la corriente actual
proyecto automáticamente. Si se le solicita que agregue manualmente el .ip file al proyecto, haga clic en Proyecto Agregar o quitar Files en Proyecto para agregar el file. 10. Después de generar y crear una instancia de su variación de IP, realice las asignaciones de pines apropiadas para conectar los puertos y establezca los parámetros RTL apropiados por instancia.
Parámetros de información relacionada en la página 42
3.3. Generado File Estructura
El software Intel Quartus Prime Pro Edition genera la siguiente salida IP file estructura.
Para información sobre el file estructura del diseño examparchivo, consulte F-Tile Serial Lite IV Intel FPGA IP Design ExampGuía del usuario.

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3. Primeros pasos 683074 | 2022.04.28

Figura 4. IP Intel FPGA F-Tile Serial Lite IV generada Files
.ip – integración IP file

variación de propiedad intelectual files

_ variación de propiedad intelectual files

example_design

.cmp: declaración de componente VHDL file _bb.v – Síntesis EDA de caja negra Verilog HDL file _inst.v y .vhd – Samplas plantillas de creación de instancias .xml- informe XML file

Example ubicación para su diseño de núcleo IP example files. La ubicación predeterminada es ex.ample_design, pero se le solicitará que especifique una ruta diferente.

.qgsimc: enumera los parámetros de simulación para admitir la regeneración incremental .qgsynthc: enumera los parámetros de síntesis para admitir la regeneración incremental

.qip: enumera la síntesis de IP files

_generación.rpt- informe de generación de IP

.sopcinfo- Integración de la cadena de herramientas de software file .html- Datos de conexión y mapa de memoria

.csv – Asignación de pines file

.spd: combina scripts de simulación individuales

Simulación files

síntesis de IP de sintetizador files

.v Simulación de nivel superior file

.v Síntesis de IP de nivel superior file

Guiones del simulador

Bibliotecas secundarias

sintetizador
Síntesis de subnúcleo files

simulación
Simulación de subnúcleo files

Tabla 9.

F-Tile Serial Lite IV Intel FPGA IP generada Files

File Nombre

Descripción

.ip

El sistema Platform Designer o variación de IP de nivel superior file. es el nombre que le das a tu variación de IP.

.cmp

Declaración de componentes VHDL (.cmp) file es un texto file que contiene definiciones de puertos y genéricas locales que puede usar en el diseño VHDL files.

.html

Un informe que contiene información de conexión, un mapa de memoria que muestra la dirección de cada esclavo con respecto a cada maestro al que está conectado y asignaciones de parámetros.

_generación.rpt

Registro de generación de IP o Platform Designer file. Un resumen de los mensajes durante la generación de IP.

.qgsimc

Enumera los parámetros de simulación para admitir la regeneración incremental.

.qgsynthc

Enumera los parámetros de síntesis para admitir la regeneración incremental.

.qip

Contiene toda la información necesaria sobre el componente IP para integrar y compilar el componente IP en el software Intel Quartus Prime.
continuado…

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3. Primeros pasos 683074 | 2022.04.28

File Nombre .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.v o .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Descripción
Describe las conexiones y las parametrizaciones de los componentes IP en su sistema Platform Designer. Puede analizar su contenido para obtener requisitos al desarrollar controladores de software para componentes IP. Las herramientas posteriores, como la cadena de herramientas Nios® II, utilizan esto. file. El .sopcinfo file y el sistema.h file Los generados para la cadena de herramientas Nios II incluyen información del mapa de direcciones para cada esclavo en relación con cada maestro que accede al esclavo. Diferentes maestros pueden tener un mapa de direcciones diferente para acceder a un componente esclavo en particular.
Contiene información sobre el estado de actualización del componente IP.
Entrada requerida file para que ip-make-simscript genere scripts de simulación para simuladores compatibles. El .spd file contiene una lista de fileSe generan para simulación, junto con información sobre memorias que puedes inicializar.
Puede utilizar la caja negra de Verilog (_bb.v) file como una declaración de módulo vacío para usar como caja negra.
Ex HDLampla plantilla de creación de instancias. Puedes copiar y pegar el contenido de este file en tu HDL file para instanciar la variación de IP.
Si la IP contiene información de registro, .regmap file genera. El .regmap file describe la información del mapa de registros de las interfaces maestra y esclava. Este file complementa el .sopcinfo file proporcionando información de registro más detallada sobre el sistema. Esto permite la visualización del registro. views y estadísticas personalizables por el usuario en la consola del sistema.
Permite que las herramientas de depuración del sistema del sistema de procesador duro (HPS) view los mapas de registro de los periféricos conectados a HPS en un sistema Platform Designer. Durante la síntesis, el .svd fileLos archivos para interfaces esclavas visibles para los maestros de la consola del sistema se almacenan en el archivo .sof file en la sección de depuración. La consola del sistema lee esta sección, que Platform Designer puede consultar para obtener información del mapa de registro. Para los esclavos del sistema, Platform Designer puede acceder a los registros por nombre.
HDL files que crean una instancia de cada submódulo o IP secundaria para síntesis o simulación.
Contiene un script ModelSim*/QuestaSim* msim_setup.tcl para configurar y ejecutar una simulación.
Contiene un script de shell vcs_setup.sh para configurar y ejecutar una simulación VCS*. Contiene un script de shell vcsmx_setup.sh y synopsys_sim.setup file para configurar y ejecutar una simulación VCS MX.
Contiene un script de shell xcelium_setup.sh y otra configuración files para configurar y ejecutar la simulación Xcelium*.
Contiene HDL files para los submódulos IP.
Para cada directorio IP secundario generado, Platform Designer genera los subdirectorios synth/ y sim/.

3.4. Simulación de núcleos IP Intel FPGA
El software Intel Quartus Prime admite la simulación RTL de núcleo IP en simuladores EDA específicos. La generación de IP crea opcionalmente una simulación. files, incluido el modelo de simulación funcional, cualquier banco de pruebas (o exampfile design) y scripts de configuración del simulador específicos del proveedor para cada núcleo IP. Puede utilizar el modelo de simulación funcional y cualquier banco de pruebas o ex.ampdiseño de archivos para simulación. La salida de generación de IP también puede incluir scripts para compilar y ejecutar cualquier banco de pruebas. Los scripts enumeran todos los modelos o bibliotecas que necesita para simular su IP core.

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 16

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3. Primeros pasos 683074 | 2022.04.28

El software Intel Quartus Prime proporciona integración con muchos simuladores y admite múltiples flujos de simulación, incluidos sus propios flujos de simulación personalizados y con scripts. Cualquiera que sea el flujo que elija, la simulación del núcleo IP implica los siguientes pasos:
1. Generar IP HDL, banco de pruebas (o exampdiseño de archivo) y secuencia de comandos de configuración del simulador files.
2. Configure el entorno de su simulador y los scripts de simulación.
3. Compile bibliotecas de modelos de simulación.
4. Ejecute su simulador.

3.4.1. Simular y verificar el diseño

De forma predeterminada, el editor de parámetros genera scripts específicos del simulador que contienen comandos para compilar, elaborar y simular modelos Intel FPGA IP y biblioteca de modelos de simulación. files. Puede copiar los comandos en el script del banco de pruebas de simulación o editarlos. files para agregar comandos para compilar, elaborar y simular su diseño y banco de pruebas.

Tabla 10. Scripts de simulación de núcleo IP Intel FPGA

Simulador

File Directorio

Modelo Sim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCSMX

_sim/synopsys/vcsmx

Xcelio

_sim/xcelio

Guión msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetizando núcleos IP en otras herramientas EDA
Opcionalmente, utilice otra herramienta EDA compatible para sintetizar un diseño que incluya núcleos IP Intel FPGA. Cuando generas la síntesis del núcleo IP. filePara su uso con herramientas de síntesis EDA de terceros, puede crear una lista de red de estimación de área y tiempo. Para habilitar la generación, active Crear estimaciones de tiempos y recursos para herramientas de síntesis EDA de terceros al personalizar su variación de IP.
La lista de red de estimación de área y tiempo describe la arquitectura y la conectividad del núcleo IP, pero no incluye detalles sobre la verdadera funcionalidad. Esta información permite que ciertas herramientas de síntesis de terceros informen mejor las estimaciones de área y tiempo. Además, las herramientas de síntesis pueden utilizar la información de tiempo para lograr optimizaciones basadas en el tiempo y mejorar la calidad de los resultados.
El software Intel Quartus Prime genera el _syn.v lista de redes file en formato Verilog HDL, independientemente de la salida file formato que usted especifique. Si utiliza esta lista de red para la síntesis, debe incluir el contenedor principal de IP file .v o .vhd en su proyecto Intel Quartus Prime.

(7) Si no configuró la opción de herramienta EDA, que le permite iniciar simuladores EDA de terceros desde el software Intel Quartus Prime, ejecute este script en la consola Tcl del simulador ModelSim o QuestaSim (no en el software Intel Quartus Prime). Consola Tcl) para evitar errores.

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3. Primeros pasos 683074 | 2022.04.28
3.6. Compilando el diseño completo
Puede utilizar el comando Iniciar compilación en el menú Procesamiento del software Intel Quartus Prime Pro Edition para compilar su diseño.

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683074 | 2022.04.28 Enviar comentarios

4. Descripción funcional

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP consta de MAC y Ethernet PCS. El MAC se comunica con el PCS personalizado a través de interfaces MII.

El IP admite dos modos de modulación:
· PAM4: proporciona de 1 a 12 carriles para seleccionar. La IP siempre crea una instancia de dos canales PCS para cada carril en el modo de modulación PAM4.
· NRZ: proporciona de 1 a 16 carriles para seleccionar.

Cada modo de modulación admite dos modos de datos:
· Modo básico: este es un modo de transmisión pura en el que los datos se envían sin el inicio del paquete, el ciclo vacío y el final del paquete para aumentar el ancho de banda. La IP toma los primeros datos válidos como inicio de una ráfaga.

Transferencia de datos en modo básico tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 registrado

4. Descripción funcional 683074 | 2022.04.28

Figura 6.

· Modo completo: esta es la transferencia de datos en modo paquete. En este modo, la IP envía una ráfaga y un ciclo de sincronización al inicio y al final de un paquete como delimitadores.

Transferencia de datos en modo completo tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Información relacionada · F-Tile Serial Lite IV Intel FPGA IP sobreview en la página 6 · F-Tile Serial Lite IV Intel FPGA IP Design ExampGuía del usuario

4.1. Ruta de datos TX
La ruta de datos TX consta de los siguientes componentes: · Adaptador MAC · Bloque de inserción de palabras de control · CRC · Codificador MII · Bloque PCS · Bloque PMA

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4. Descripción funcional 683074 | 2022.04.28
Figura 7. Ruta de datos TX

Desde la lógica del usuario

MAC de transmisión

Interfaz de transmisión de Avalon

Adaptador MAC

Controlar la inserción de palabras

CRC

Codificador MII

Interfaz MII PCS personalizado
PCS y PMA

Interfaz serie TX a otro dispositivo FPGA

4.1.1. Adaptador MAC TX
El adaptador TX MAC controla la transmisión de datos a la lógica del usuario mediante la interfaz de transmisión Avalon®. Este bloque admite la transmisión de información y el control de flujo definidos por el usuario.

Transferencia de información definida por el usuario

En modo completo, la IP proporciona la señal tx_is_usr_cmd que puede usar para iniciar el ciclo de información definido por el usuario, como la transmisión XOFF/XON a la lógica del usuario. Puede iniciar el ciclo de transmisión de información definido por el usuario afirmando esta señal y transferir la información utilizando tx_avs_data junto con la afirmación de las señales tx_avs_startofpacket y tx_avs_valid. Luego, el bloque desactiva tx_avs_ready durante dos ciclos.

Nota:

La función de información definida por el usuario solo está disponible en modo Completo.

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4. Descripción funcional 683074 | 2022.04.28

Figura 8.

Control de flujo

Hay condiciones en las que el TX MAC no está listo para recibir datos de la lógica del usuario, como durante el proceso de realineación del enlace o cuando no hay datos disponibles para la transmisión desde la lógica del usuario. Para evitar la pérdida de datos debido a estas condiciones, la IP utiliza la señal tx_avs_ready para controlar el flujo de datos desde la lógica del usuario. La IP desafirma la señal cuando ocurren las siguientes condiciones:
· Cuando se afirma tx_avs_startofpacket, tx_avs_ready se desactiva durante un ciclo de reloj.
· Cuando se afirma tx_avs_endofpacket, tx_avs_ready se desactiva durante un ciclo de reloj.
· Cuando se afirma cualquier CW emparejado, tx_avs_ready se desactiva durante dos ciclos de reloj.
· Cuando se produce la inserción del marcador de alineación RS-FEC en la interfaz PCS personalizada, tx_avs_ready se desactiva durante cuatro ciclos de reloj.
· Cada 17 ciclos de reloj del núcleo Ethernet en modo de modulación PAM4 y cada 33 ciclos de reloj del núcleo Ethernet en modo de modulación NRZ. El tx_avs_ready se cancela durante un ciclo de reloj.
· Cuando la lógica del usuario desactiva tx_avs_valid sin transmisión de datos.

Los siguientes diagramas de tiempo son examparchivos del adaptador TX MAC usando tx_avs_ready para el control del flujo de datos.

Control de flujo con tx_avs_valid Deassertion y START/END CW emparejados

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Declaraciones de señales válidas

D5 D6

tx_avs_ready tx_avs_startofpacket

La señal de listo se desactiva durante dos ciclos para insertar END-STRT CW

tx_avs_endofpacket

datos_usrif

D1 D2 D3

CW_datos

DN FINAL STRT D0 D1 D2 D3 VACÍO D4

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4. Descripción funcional 683074 | 2022.04.28

Figura 9.

Control de flujo con inserción de marcador de alineación
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

datos_usrif datos_CW datos_CRC datos_MII

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

El control de flujo con las CW emparejadas de INICIO/FIN coinciden con la inserción del marcador de alineación

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

datos_usrif

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINAL MARCHA D0

CW_datos

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINAL MARCHA D0

CRC_datos

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINAL MARCHA D0

MII_datos

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 FINAL MARCHA D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

FINALIZAR INICIO D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Inserción de palabra de control (CW)
El F-Tile Serial Lite IV Intel FPGA IP construye CW basándose en las señales de entrada de la lógica del usuario. Los CW indican delimitadores de paquetes, información de estado de transmisión o datos de usuario al bloque PCS y se derivan de códigos de control XGMII.
La siguiente tabla muestra la descripción de los CW admitidos:

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4. Descripción funcional 683074 | 2022.04.28

Tabla 11.
INICIO FINAL ALINEAR

Descripción de CW compatibles

Número de palabras (1 palabra

= 64 bits)

Sí

EMPTY_CYC

Sí

INACTIVO

DATOS

Sí

Dentro de la banda

Descripción
Inicio del delimitador de datos. Fin del delimitador de datos. Palabra de control (CW) para alineación RX. Ciclo de vacío en una transferencia de datos. IDLE (fuera de banda). Carga útil.

Tabla 12. Descripción del campo CW
Campo RSVD num_valid_bytes_eob
VACÍO eop sop seop align CRC32 usr

Descripción
Campo reservado. Puede utilizarse para futuras ampliaciones. Empatado a 0.
Número de bytes válidos en la última palabra (64 bits). Este es un valor de 3 bits. · 3'b000: 8 bytes · 3'b001: 1 bytes · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 bytes
Número de palabras no válidas al final de una ráfaga.
Indica que la interfaz de transmisión RX Avalon debe afirmar una señal de fin de paquete.
Indica que la interfaz de transmisión RX Avalon debe afirmar una señal de inicio de paquete.
Indica que la interfaz de transmisión RX Avalon debe afirmar un inicio y un final de paquete en el mismo ciclo.
Verifique la alineación RX.
Los valores del CRC calculado.
Indica que la palabra de control (CW) contiene información definida por el usuario.

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4. Descripción funcional 683074 | 2022.04.28

4.1.2.1. CW de inicio de ráfaga

Figura 11. Formato CW de inicio de ráfaga

COMENZAR

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

canal

7:0

'hFB(INICIO)

controlar 7:0

Tabla 13.

En modo completo, puede insertar START CW afirmando la señal tx_avs_startofpacket. Cuando afirma solo la señal tx_avs_startofpacket, se establece el bit sop. Cuando afirma las señales tx_avs_startofpacket y tx_avs_endofpacket, se establece el bit seop.

Valores del campo INICIO CW
Sop/seop de campo
usuario (8)
alinear

Valor

Dependiendo de la señal tx_is_usr_cmd:

1: Cuando tx_is_usr_cmd = 1

0: Cuando tx_is_usr_cmd = 0

En el modo Básico, el MAC envía un INICIO CW después de que se cancela el reinicio. Si no hay datos disponibles, la MAC envía continuamente EMPTY_CYC emparejado con END y START CW hasta que comience a enviar datos.

4.1.2.2. CW de fin de ráfaga

Figura 12. Formato CW de fin de ráfaga

FIN

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

datos 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

VACÍO

7:0

RSVD

num_valid_bytes_eob

control

7:0

(8) Esto sólo se admite en modo completo.
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4. Descripción funcional 683074 | 2022.04.28

Tabla 14.

La MAC inserta END CW cuando se afirma tx_avs_endofpacket. END CW contiene el número de bytes válidos en la última palabra de datos y la información CRC.

El valor CRC es un resultado CRC de 32 bits para los datos entre START CW y la palabra de datos antes de END CW.

La siguiente tabla muestra los valores de los campos en END CW.

Valores del campo FIN CW
Campo eop CRC32 num_valid_bytes_eob

Valor 1
Valor calculado CRC32. Número de bytes válidos en la última palabra de datos.

4.1.2.3. Alineación emparejada CW

Figura 13. Formato CW emparejado de alineación

ALINEAR CW Emparejar con INICIO/FIN

Interfaz XGMII de 64+8 bits

COMENZAR

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

controlar 7:0

Interfaz XGMII de 64+8 bits

FIN

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

controlar 7:0

ALIGN CW es una CW emparejada con START/END o END/START CW. Puede insertar el CW emparejado ALIGN afirmando la señal tx_link_reinit, configurando el contador del período de alineación o iniciando un reinicio. Cuando se inserta el CW emparejado ALIGN, el campo de alineación se establece en 1 para iniciar el bloque de alineación del receptor para verificar la alineación de los datos en todos los carriles.

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4. Descripción funcional 683074 | 2022.04.28

Tabla 15.

ALINEAR valores de campo CW
Alinear campo
eop sop usr seop

Valor 1

4.1.2.4. CW de ciclo vacío

Figura 14. Formato CW de ciclo vacío

EMPTY_CYC Emparejar con END/START

Interfaz XGMII de 64+8 bits

FIN

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

controlar 7:0

Interfaz XGMII de 64+8 bits

COMENZAR

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 alinear=0 seop=0

15:8

RSVD

7:0

'hFB

controlar 7:0

Tabla 16.

Cuando desactiva tx_avs_valid durante dos ciclos de reloj durante una ráfaga, el MAC inserta un EMPTY_CYC CW emparejado con END/START CW. Puede utilizar este CW cuando no haya datos disponibles para transmisión momentáneamente.

Cuando usted desactiva tx_avs_valid durante un ciclo, la IP desactiva tx_avs_valid durante el doble del período de desactivación de tx_avs_valid para generar un par de CW END/START.

Valores del campo EMPTY_CYC CW
Alinear campo
fin de año

Valor 0 0

continuado…

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4. Descripción funcional 683074 | 2022.04.28

campo sop usr seop

Valor 0 0 0

4.1.2.5. CW inactivo

Figura 15. Formato CW inactivo

RALENTÍ CW

63:56

'h07

55:48

'h07

47:40

'h07

datos

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

controlar 7:0

El MAC inserta el IDLE CW cuando no hay transmisión. Durante este período, la señal tx_avs_valid es baja.
Puede utilizar IDLE CW cuando se haya completado una transferencia en ráfaga o la transmisión esté en estado inactivo.

4.1.2.6. Palabra de datos

La palabra de datos es la carga útil de un paquete. Todos los bits de control XGMII están establecidos en 0 en formato de palabra de datos.

Figura 16. Formato de palabra de datos

Interfaz XGMII de 64+8 bits

PALABRA DE DATOS

63:56

datos de usuario 7

55:48

datos de usuario 6

47:40

datos de usuario 5

datos

39:32 31:24

datos de usuario 4 datos de usuario 3

23:16

datos de usuario 2

15:8

datos de usuario 1

7:0

datos de usuario 0

controlar 7:0

4.1.3. TX CRC
Puede habilitar el bloque TX CRC usando el parámetro Habilitar CRC en el Editor de parámetros IP. Esta función es compatible tanto en el modo Básico como en el Completo.

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 28

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4. Descripción funcional 683074 | 2022.04.28

El MAC agrega el valor CRC al END CW afirmando la señal tx_avs_endofpacket. En el modo BÁSICO, solo ALIGN CW emparejado con END CW contiene un campo CRC válido.
El bloque TX CRC interactúa con el bloque TX Control Word Insertion y TX MII Encode. El bloque TX CRC calcula el valor CRC para datos de valor por ciclo de 64 bits desde START CW hasta END CW.
Puede afirmar la señal crc_error_inject para corromper intencionalmente datos en un carril específico para crear errores CRC.

4.1.4. Codificador TX MII

El codificador TX MII maneja la transmisión de paquetes desde el MAC al TX PCS.

La siguiente figura muestra el patrón de datos en el bus MII de 8 bits en modo de modulación PAM4. INICIO y FIN CW aparecen una vez en cada dos carriles MII.

Figura 17. Patrón de datos MII del modo de modulación PAM4

CICLO 1

CICLO 2

CICLO 3

CICLO 4

CICLO 5

SOP_CW

DATOS_1

DATOS_9 DATOS_17

INACTIVO

DATOS_DUMMY SOP_CW
DATOS_DUMMY

DATOS_2 DATOS_3 DATOS_4

DATOS_10 DATOS_11 DATOS_12

DATOS_18 DATOS_19 DATOS_20

EOP_CW INACTIVO
EOP_CW

SOP_CW

DATOS_5 DATOS_13 DATOS_21

INACTIVO

DATOS_DUMMY DATOS_6 DATOS_14 DATOS_22 EOP_CW

SOP_CW DATOS_DUMMY

DATOS_7 DATOS_8

DATOS_15 DATOS_16

DATOS_23 DATOS_24

INACTIVO EOP_CW

La siguiente figura muestra el patrón de datos en el bus MII de 8 bits en modo de modulación NRZ. El INICIO y FIN CW aparecen en todos los carriles MII.

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 29

4. Descripción funcional 683074 | 2022.04.28

Figura 18. Patrón de datos MII del modo de modulación NRZ

CICLO 1

CICLO 2

CICLO 3

SOP_CW

DATOS_1

DATOS_9

SOP_CW

DATOS_2 DATOS_10

SOP_CW SOP_CW

DATOS_3 DATOS_4

DATOS_11 DATOS_12

SOP_CW

DATOS_5 DATOS_13

SOP_CW

DATOS_6 DATOS_14

SOP_CW

DATOS_7 DATOS_15

SOP_CW

DATOS_8 DATOS_16

CICLO 4 DATOS_17 DATOS_18 DATOS_19 DATOS_20 DATOS_21 DATOS_22 DATOS_23 DATOS_24

CICLO 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS y PMA
El F-Tile Serial Lite IV Intel FPGA IP configura el transceptor F-tile en modo Ethernet PCS.

4.2. Ruta de datos RX
La ruta de datos RX consta de los siguientes componentes: · Bloque PMA · Bloque PCS · Decodificador MII · CRC · Bloque Deskew · Bloque de eliminación de palabra de control

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 30

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4. Descripción funcional 683074 | 2022.04.28
Figura 19. Ruta de datos RX

A la lógica de usuario Interfaz de transmisión de Avalon
MAC de recepción
Eliminación de palabras de control
Enderezar

CRC

Decodificador MII

Interfaz MII PCS personalizado
PCS y PMA

Interfaz serie RX desde otro dispositivo FPGA
4.2.1. RXPCS y PMA
El F-Tile Serial Lite IV Intel FPGA IP configura el transceptor F-tile en modo Ethernet PCS.
4.2.2. Decodificador RX MII
Este bloque identifica si los datos entrantes contienen palabras de control y marcadores de alineación. El decodificador RX MII genera datos en forma de 1 bit válido, indicador de marcador de 1 bit, indicador de control de 1 bit y datos de 64 bits por carril.
4.2.3. RX CRC
Puede habilitar el bloque TX CRC usando el parámetro Habilitar CRC en el Editor de parámetros IP. Esta función es compatible tanto en el modo Básico como en el Completo. El bloque RX CRC interactúa con los bloques RX Control Word Removal y RX MII Decoder. La IP afirma la señal rx_crc_error cuando ocurre un error de CRC.

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 31

4. Descripción funcional 683074 | 2022.04.28
La IP desactiva el rx_crc_error en cada nueva ráfaga. Es una salida a la lógica del usuario para el manejo de errores de la lógica del usuario.
4.2.4. Alineación RX
El bloque de alineación RX detecta los marcadores de alineación para cada carril y realinea los datos antes de enviarlos al bloque de eliminación RX CW.
Puede optar por permitir que el núcleo IP alinee los datos de cada carril automáticamente cuando se produce un error de alineación configurando el parámetro Habilitar alineación automática en el Editor de parámetros IP. Si desactiva la función de alineación automática, el núcleo de IP afirma la señal rx_error para indicar un error de alineación. Debe afirmar rx_link_reinit para iniciar el proceso de alineación de carril cuando se produce un error de alineación de carril.
La corrección de alineación RX detecta los marcadores de alineación basándose en una máquina de estados. El siguiente diagrama muestra los estados en el bloque de alineación RX.

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 32

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4. Descripción funcional 683074 | 2022.04.28

Figura 20.

Máquina de estado de alineación de carril RX Deskew con diagrama de flujo habilitado para alineación automática
Comenzar

INACTIVO

Restablecer = 1 sí no

Todas las PC

carriles listos?

Sí

ESPERAR

Todos los marcadores de sincronización no
detectado?
Sí
ALINEAR

No
si ¿Tiempo de espera?

Sí
¿Perdida de alineación?
sin fin

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 33

4. Descripción funcional 683074 | 2022.04.28

Figura 21.

Máquina de estado de alineación de carril RX Deskew con diagrama de flujo de alineación automática deshabilitada
Comenzar

INACTIVO

Restablecer = 1 sí no

Todas las PC

carriles listos?

Sí

Sí
rx_link_reinit =1
No hay error

no sí ¿Tiempo de espera?

ESPERAR
no Todos los marcadores de sincronización
detectado?
si ALINEAR

Sí
¿Perdida de alineación?
No
Fin
1. El proceso de alineación comienza con el estado INACTIVO. El bloque pasa al estado ESPERA cuando todos los carriles PCS están listos y se desactiva rx_link_reinit.
2. En el estado ESPERA, el bloque verifica que todos los marcadores detectados se confirmen dentro del mismo ciclo. Si esta condición es verdadera, el bloque pasa al estado ALINEADO.
3. Cuando el bloque está en estado ALINEADO, indica que los carriles están alineados. En este estado, el bloque continúa monitoreando la alineación del carril y verifica si todos los marcadores están presentes dentro del mismo ciclo. Si al menos un marcador no está presente en el mismo ciclo y el parámetro Habilitar alineación automática está configurado, el bloque pasa al

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Estado INACTIVO para reinicializar el proceso de alineación. Si no se establece Habilitar alineación automática y al menos un marcador no está presente en el mismo ciclo, el bloque pasa al estado de ERROR y espera a que la lógica del usuario afirme la señal rx_link_reinit para iniciar el proceso de alineación del carril.

Figura 22. Realineación de carril con Habilitar alineación automática habilitada rx_core_clk

rx_link_up

rx_link_reinit

y_todos_marcadores

Estado de alineamiento

ALINEADO

INACTIVO

ESPERAR

ALINEADO

ALINEACIÓN_AUTO = 1

Figura 23. Realineación de carril con Habilitar alineación automática deshabilitada rx_core_clk

rx_link_up

rx_link_reinit

y_todos_marcadores

Estado de alineamiento

ALINEADO

ERROR

INACTIVO

ESPERAR

ALINEADO

ALINEACIÓN_AUTO = 0
4.2.5. Eliminación de RX CW
Este bloque decodifica las CW y envía datos a la lógica del usuario utilizando la interfaz de transmisión de Avalon después de la eliminación de las CW.
Cuando no hay datos válidos disponibles, el bloque de eliminación RX CW anula la señal rx_avs_valid.
En modo COMPLETO, si el bit de usuario está configurado, este bloque afirma la señal rx_is_usr_cmd y los datos en el primer ciclo de reloj se utilizan como información o comando definido por el usuario.
Cuando rx_avs_ready desactiva y rx_avs_valid afirma, el bloque de eliminación de RX CW genera una condición de error en la lógica del usuario.
Las señales de streaming de Avalon relacionadas con este bloque son las siguientes: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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4. Descripción funcional 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (sólo disponible en modo completo)
4.3. Arquitectura de reloj IP Intel FPGA F-Tile Serial Lite IV
El F-Tile Serial Lite IV Intel FPGA IP tiene cuatro entradas de reloj que generan relojes para diferentes bloques: · Reloj de referencia del transceptor (xcvr_ref_clk): reloj de entrada desde un reloj externo
chips u osciladores que generan relojes para TX MAC, RX MAC y bloques PCS personalizados TX y RX. Consulte Parámetros para conocer el rango de frecuencia admitido. · Reloj central de TX (tx_core_clk): este reloj se deriva del PLL del transceptor y se utiliza para TX MAC. Este reloj también es un reloj de salida del transceptor F-tile para conectarse a la lógica de usuario TX. · Reloj central RX (rx_core_clk): este reloj se deriva del PLL del transceptor y se utiliza para la corrección FIFO y MAC RX de RX. Este reloj también es un reloj de salida del transceptor F-tile para conectarse a la lógica del usuario RX. · Reloj para la interfaz de reconfiguración del transceptor (reconfig_clk): reloj de entrada desde circuitos de reloj externos u osciladores que genera relojes para la interfaz de reconfiguración del transceptor F-tile en rutas de datos TX y RX. La frecuencia del reloj es de 100 a 162 MHz.
El siguiente diagrama de bloques muestra los dominios de reloj IP de F-Tile Serial Lite IV Intel FPGA y las conexiones dentro de la IP.

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4. Descripción funcional 683074 | 2022.04.28

Figura 24.

Arquitectura de reloj IP Intel FPGA F-Tile Serial Lite IV

Oscilador

FPGA1
Reloj de interfaz de reconfiguración del transceptor IP Intel FPGA Serial Lite IV F-Tile
(reconfig_clk)

tx_core_clkout (conectarse a la lógica del usuario)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Reloj de interfaz de reconfiguración del transceptor

(reconfig_clk)

Oscilador

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (conectarse a la lógica del usuario)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Datos TX de la interfaz de transmisión Avalon
MAC de transmisión

enlace_serie[n-1:0]

Enderezar

Primero en entrar (FIFO)

Interfaz de transmisión Avalon RX Datos RX MAC

Datos RX de la interfaz de transmisión Avalon
MAC de recepción

Alinear FIFO

rx_core_clkout (conectarse a la lógica del usuario)

rx_core_clk= clk_pll_div64[mid_ch]

Piezas personalizadas

enlace_serie[n-1:0]

MAC de transmisión

Datos TX de la interfaz de transmisión Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (conectarse a la lógica del usuario)

Reloj de referencia del transceptor (xcvr_ref_clk)
Reloj de referencia del transceptor (xcvr_ref_clk)

Oscilador*

Leyenda

dispositivo FPGA
Dominio del reloj central TX
Dominio del reloj central RX
Dominio del reloj de referencia del transceptor Dispositivo externo Señales de datos

4.4. Restablecer e inicializar enlaces
Los bloques MAC, F-tile Hard IP y reconfiguración tienen diferentes señales de reinicio: · Los bloques TX y RX MAC usan señales de reinicio tx_core_rst_n y rx_core_rst_n. · Unidad de reinicio de señales tx_pcs_fec_phy_reset_n y rx_pcs_fec_phy_reset_n
el controlador de restablecimiento parcial para restablecer la IP dura del F-tile. · El bloque de reconfiguración utiliza la señal de reinicio reconfig_reset.

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4. Descripción funcional 683074 | 2022.04.28

Figura 25. Restablecer arquitectura
Datos TX de la interfaz de transmisión Avalon
IMPERMEABLE
Datos RX de la interfaz SYNC de transmisión Avalon

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP duro F-tile

Datos serie TX Datos serie RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Restablecer lógica
Información relacionada · Pautas de restablecimiento en la página 51 · F-Tile Serial Lite IV Intel FPGA IP Design ExampGuía del usuario
4.4.1. Secuencia de inicialización y reinicio de TX
La secuencia de reinicio de TX para F-Tile Serial Lite IV Intel FPGA IP es la siguiente: 1. Afirme tx_pcs_fec_phy_reset_n, tx_core_rst_n y reconfig_reset
simultáneamente para restablecer los bloques de reconfiguración, MAC y IP duros del F-tile. Libere tx_pcs_fec_phy_reset_n y restablezca la reconfiguración después de esperar a que tx_reset_ack garantice que los bloques se restablezcan correctamente. 2. Luego, la IP afirma las señales phy_tx_lanes_stable, tx_pll_locked y phy_ehip_ready después de que se libera el reinicio de tx_pcs_fec_phy_reset_n, para indicar que la PHY de TX está lista para la transmisión. 3. La señal tx_core_rst_n se desactiva después de que la señal phy_ehip_ready sube. 4. La IP comienza a transmitir caracteres IDLE en la interfaz MII una vez que la MAC no se reinicia. No hay ningún requisito para la alineación y inclinación de los carriles de TX porque todos los carriles usan el mismo reloj. 5. Mientras transmite caracteres IDLE, el MAC afirma la señal tx_link_up. 6. Luego, el MAC comienza a transmitir ALIGN emparejado con START/END o END/START CW en un intervalo fijo para iniciar el proceso de alineación de carril del receptor conectado.

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4. Descripción funcional 683074 | 2022.04.28

Figura 26.

Diagrama de temporización de inicialización y reinicio de TX
reconfig_sl_clk

reconfigurar_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfigurar_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _bloqueado

phy_tx_lanes_stable

phy_ehip_ready

tx_link_up

7
5 6 8

4.4.2. Secuencia de inicialización y reinicio de RX
La secuencia de reinicio de RX para F-Tile Serial Lite IV Intel FPGA IP es la siguiente:
1. Afirme rx_pcs_fec_phy_reset_n, rx_core_rst_n y reconfig_reset simultáneamente para restablecer los bloques de reconfiguración, MAC y IP duros del F-tile. Libere rx_pcs_fec_phy_reset_n y restablezca la reconfiguración después de esperar a que rx_reset_ack garantice que los bloques se restablezcan correctamente.
2. Luego, la IP afirma la señal phy_rx_pcs_ready después de que se libera el reinicio de PCS personalizado, para indicar que RX PHY está listo para la transmisión.
3. La señal rx_core_rst_n se desactiva después de que la señal phy_rx_pcs_ready sube.
4. El IP inicia el proceso de alineación del carril después de que se libera el reinicio de RX MAC y al recibir ALIGN emparejado con START/END o END/START CW.
5. El bloque RX de alineación afirma la señal rx_link_up una vez que se ha completado la alineación de todos los carriles.
6. Luego, el IP afirma la señal rx_link_up a la lógica del usuario para indicar que el enlace RX está listo para iniciar la recepción de datos.

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4. Descripción funcional 683074 | 2022.04.28

Figura 27. Diagrama de temporización de inicialización y reinicio de RX
reconfig_sl_clk

reconfigurar_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfigurar_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_listo

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Cálculo de velocidad de enlace y eficiencia de ancho de banda

El cálculo de eficiencia del ancho de banda IP Intel FPGA de F-Tile Serial Lite IV es el siguiente:

Eficiencia del ancho de banda = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabla 17. Descripción de las variables de eficiencia del ancho de banda

Variable

Descripción

raw_rate tamaño_ráfaga

Ésta es la velocidad de bits alcanzada por la interfaz serie. raw_rate = ancho de SERDES * frecuencia de reloj del transceptor Examparchivo: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valor del tamaño de ráfaga. Para calcular la eficiencia promedio del ancho de banda, utilice el valor de tamaño de ráfaga común. Para obtener la velocidad máxima, utilice el valor de tamaño de ráfaga máximo.

tamaño_ráfaga_ovhd

El valor de sobrecarga del tamaño de ráfaga.
En modo completo, el valor burst_size_ovhd se refiere a las CW emparejadas INICIO y FINAL.
En el modo Básico, no hay burst_size_ovhd porque no hay CW emparejadas START y END.

align_marker_period

El valor del período donde se inserta un marcador de alineación. El valor es 81920 ciclos de reloj para compilación y 1280 para simulación rápida. Este valor se obtiene de la lógica física del PCS.

align_marker_width srl4_align_period

El número de ciclos de reloj en los que una señal de marcador de alineación válida se mantiene alta.
El número de ciclos de reloj entre dos marcadores de alineación. Puede establecer este valor utilizando el parámetro Período de alineación en el Editor de parámetros de IP.

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4. Descripción funcional 683074 | 2022.04.28
Los cálculos de la velocidad del enlace son los siguientes: Velocidad efectiva = eficiencia del ancho de banda * velocidad_bruta Puede obtener la frecuencia máxima de reloj del usuario con la siguiente ecuación. El cálculo de la frecuencia máxima del reloj del usuario supone una transmisión continua de datos y no se produce ningún ciclo INACTIVO en la lógica del usuario. Esta tasa es importante al diseñar la lógica de usuario FIFO para evitar el desbordamiento de FIFO. Frecuencia máxima de reloj de usuario = tasa efectiva / 64

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683074 | 2022.04.28 Enviar comentarios

5 Parámetros

Tabla 18. Descripción del parámetro IP de la FPGA Intel F-Tile Serial Lite IV

Parámetro

Valor

Por defecto

Descripción

Opciones generales de diseño

Tipo de modulación PMA

· PAM4 · NRZ

PAM4

Seleccione el modo de modulación PCS.

Tipo PMA

· FHT · FGT

FGT

Selecciona el tipo de transceptor.

Velocidad de datos PMA

· Para modo PAM4:
— Tipo de transceptor FGT: 20 Gbps 58 Gbps
— Tipo de transceptor FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Para el modo NRZ:
— Tipo de transceptor FGT: 10 Gbps 28.05 Gbps
— Tipo de transceptor FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Especifica la velocidad de datos efectiva en la salida del transceptor incorporando transmisión y otros gastos generales. El valor lo calcula el IP redondeando a 1 decimal en unidades de Gbps.

modo PMA

· Dúplex · Tx · Rx

Dúplex

Para el tipo de transceptor FHT, la dirección admitida es solo dúplex. Para el tipo de transceptor FGT, la dirección admitida es Dúplex, Tx y Rx.

Número de PMA

· Para modo PAM4:

carriles

- 1 a 12

· Para el modo NRZ:

- 1 a 16

Seleccione el número de carriles. Para el diseño simplex, el número admitido de carriles es 1.

Frecuencia de reloj de referencia PLL

· Para tipo de transceptor FHT: 156.25 MHz
· Para tipo de transceptor FGT: 27.5 MHz 379.84375 MHz, dependiendo de la velocidad de datos del transceptor seleccionado.

· Para tipo de transceptor FHT: 156.25 MHz
· Para tipo de transceptor FGT: 165 MHz

Especifica la frecuencia del reloj de referencia del transceptor.

Sistema PLL

—

reloj de referencia

frecuencia

170 MHz

Sólo disponible para el tipo de transceptor FHT. Especifica el reloj de referencia del PLL del sistema y se utilizará como entrada de la referencia F-Tile y los relojes del PLL del sistema Intel FPGA IP para generar el reloj del PLL del sistema.

Frecuencia PLL del sistema
Período de alineación

— 128 65536

Habilitar RS-FEC

Permitir

876.5625 MHz 128 Habilitar

Especifica la frecuencia de reloj del PLL del sistema.
Especifica el período del marcador de alineación. El valor debe ser x2. Actívelo para habilitar la función RS-FEC.
continuado…

ISO 9001: 2015 registrado

5. Parámetros 683074 | 2022.04.28

Parámetro

Valor

Por defecto

Descripción

Desactivar

Para el modo de modulación PAM4 PCS, RS-FEC siempre está habilitado.

Interfaz de usuario

Modo de transmisión

· COMPLETO · BÁSICO

Lleno

Seleccione la transmisión de datos para la IP.

Completo: este modo envía un ciclo de inicio y fin de paquete dentro de una trama.

Básico: este es un modo de transmisión pura en el que los datos se envían sin un inicio de paquete, vacío y sin final de paquete para aumentar el ancho de banda.

Habilitar CRC

Habilitar deshabilitar

Desactivar

Actívelo para habilitar la detección y corrección de errores CRC.

Habilitar alineación automática

Habilitar deshabilitar

Desactivar

Actívelo para habilitar la función de alineación automática de carriles.

Habilitar punto final de depuración

Habilitar deshabilitar

Desactivar

Cuando está activado, el F-Tile Serial Lite IV Intel FPGA IP incluye un punto final de depuración integrado que se conecta internamente a la interfaz asignada en memoria de Avalon. La IP puede realizar ciertas pruebas y funciones de depuración a través de JTAG utilizando la consola del sistema. El valor predeterminado es Desactivado.

Fusión simplex (esta configuración de parámetro solo está disponible cuando selecciona el diseño simplex dual FGT).

RSFEC habilitado en la otra IP Serial Lite IV Simplex ubicada en los mismos canales FGT

Habilitar deshabilitar

Desactivar

Active esta opción si necesita una combinación de configuración con RS-FEC habilitado y deshabilitado para el F-Tile Serial Lite IV Intel FPGA IP en un diseño simplex dual para el modo transceptor NRZ, donde tanto TX como RX se colocan en el mismo FGT canal(es).

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683074 | 2022.04.28 Enviar comentarios

6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV

6.1. Señales de reloj

Tabla 19. Señales de reloj

Nombre

Dirección del ancho

Descripción

tx_core_clkout

Reloj central de TX de salida para la interfaz PCS personalizada de TX, MAC de TX y lógicas de usuario en

la ruta de datos TX.

Este reloj se genera a partir del bloque PCS personalizado.

rx_core_clkout

Reloj central RX de salida para la interfaz PCS personalizada RX, corrección FIFO RX, MAC RX

y lógicas de usuario en la ruta de datos RX.

Este reloj se genera a partir del bloque PCS personalizado.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Reloj de referencia del transceptor de entrada.

Cuando el tipo de transceptor está configurado en FGT, conecte este reloj a la señal de salida (out_refclk_fgt_0) de F-Tile Reference y System PLL Clocks Intel FPGA IP. Cuando el tipo de transceptor esté configurado en FHT, conecte

este reloj a la señal de salida (out_fht_cmmpll_clk_0) de los relojes F-Tile Reference y System PLL Intel FPGA IP.

Consulte Parámetros para conocer el rango de frecuencia admitido.

Entrada Reloj de entrada para la interfaz de reconfiguración del transceptor.

La frecuencia del reloj es de 100 a 162 MHz.

Conecte esta señal de reloj de entrada a circuitos de reloj externos u osciladores.

Entrada Reloj de entrada para la interfaz de reconfiguración del transceptor.

La frecuencia del reloj es de 100 a 162 MHz.

Conecte esta señal de reloj de entrada a circuitos de reloj externos u osciladores.

out_systempll_clk_ 1

Aporte

Reloj PLL del sistema.
Conecte este reloj a la señal de salida (out_systempll_clk_0) de F-Tile Reference y System PLL Clocks Intel FPGA IP.

Parámetros de información relacionada en la página 42

6.2. Restablecer señales

Tabla 20. Señales de reinicio

Nombre

Dirección del ancho

tx_core_rst_n

Aporte

Dominio de reloj asíncrono

rx_core_rst_n

Aporte

Asincrónico

tx_pcs_fec_phy_reset_n 1

Aporte

Asincrónico

Descripción

Señal de reinicio activa-baja. Restablece la MAC de F-Tile Serial Lite IV TX.

Señal de reinicio activa-baja. Restablece el MAC F-Tile Serial Lite IV RX.

Señal de reinicio activa-baja.

continuado…

ISO 9001: 2015 registrado

6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

Nombre

Dominio de reloj de dirección de ancho

Descripción

Restablece el PCS personalizado F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Aporte

Asincrónico

Señal de reinicio activa-baja. Restablece el PCS personalizado F-Tile Serial Lite IV RX.

reconfigurar_reset

Aporte

reconfig_clk Señal de reinicio activa-alta.

Restablece el bloque de reconfiguración de la interfaz asignada en memoria de Avalon.

reconfig_sl_reset

Entrada reconfig_sl_clk Señal de reinicio activa-alta.

Restablece el bloque de reconfiguración de la interfaz asignada en memoria de Avalon.

6.3. Señales MAC

Tabla 21.

Señales MAC de transmisión
En esta tabla, N representa el número de carriles configurados en el editor de parámetros de IP.

Nombre

Ancho

Dominio del reloj de dirección

Descripción

tx_avs_ready

Salida tx_core_clkout Señal de transmisión de Avalon.

Cuando se afirma, indica que la MAC de TX está lista para aceptar datos.

tx_avs_data

· (64*N)*2 (modo PAM4)
· 64*N (modo NRZ)

Aporte

tx_core_clkout Señal de transmisión de Avalon. Datos de transmisión.

canal_tx_avs

Ingrese tx_core_clkout señal de transmisión de Avalon.

El número de canal para los datos que se transfieren en el ciclo actual.

Esta señal no está disponible en el modo Básico.

tx_avs_valid

Ingrese tx_core_clkout señal de transmisión de Avalon.

Cuando se afirma, indica que la señal de datos TX es válida.

tx_avs_startofpacket

Ingrese tx_core_clkout señal de transmisión de Avalon.

Cuando se afirma, indica el inicio de un paquete de datos TX.

Afirmar solo un ciclo de reloj para cada paquete.

Esta señal no está disponible en el modo Básico.

tx_avs_endofpacket

Ingrese tx_core_clkout señal de transmisión de Avalon.

Cuando se afirma, indica el final de un paquete de datos TX.

Afirmar solo un ciclo de reloj para cada paquete.

Esta señal no está disponible en el modo Básico.

tx_avs_empty

Ingrese tx_core_clkout señal de transmisión de Avalon.

Indica el número de palabras no válidas en la ráfaga final de los datos TX.

Esta señal no está disponible en el modo Básico.

tx_num_valid_bytes_eob

Aporte

tx_core_clkout

Indica el número de bytes válidos en la última palabra de la ráfaga final. Esta señal no está disponible en el modo Básico.
continuado…

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6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

Nombre tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Ancho 1
1 1
Número 5

Dominio del reloj de dirección

Descripción

Aporte

tx_core_clkout

Cuando se afirma, esta señal inicia un ciclo de información definido por el usuario.
Afirme esta señal en el mismo ciclo de reloj que la afirmación tx_startofpacket.
Esta señal no está disponible en el modo Básico.

Salida tx_core_clkout Cuando se afirma, indica que el enlace de datos TX está listo para la transmisión de datos.

Producción

tx_core_clkout

Cuando se activa, esta señal inicia la realineación de carriles.
Afirme esta señal durante un ciclo de reloj para activar el MAC para enviar ALIGN CW.

Aporte

tx_core_clkout Cuando se afirma, el MAC inyecta un error CRC32 en los carriles seleccionados.

Salida tx_core_clkout No utilizado.

El siguiente diagrama de tiempos muestra un exampArchivo de transmisiones de datos TX de 10 palabras desde la lógica del usuario a través de 10 carriles serie TX.

Figura 28.

Diagrama de sincronización de transmisión de datos TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

…N-10..

Carril 0

…………

INICIO 0 10

N-10 FINALIZAR 0

Carril 1

…………

INICIO 1 11

N-9 FINALIZAR 1

N-10 FINAL RALENTÍ RALENTÍ N-9 FINAL RALENTÍ RALENTÍ

Carril 9

…………

INICIO 9 19

N-1 FINALIZAR 9

N-1 FINAL RALENTÍ RALENTÍ

Tabla 22.

Señales MAC de recepción
En esta tabla, N representa el número de carriles configurados en el editor de parámetros de IP.

Nombre

Ancho

Dominio del reloj de dirección

Descripción

rx_avs_ready

Ingrese rx_core_clkout señal de transmisión de Avalon.

Cuando se afirma, indica que la lógica del usuario está lista para aceptar datos.

rx_avs_data

(64*N)*2 (modo PAM4)
64*N (modo NRZ)

Producción

rx_core_clkout Señal de transmisión de Avalon. Datos RX.

canal_rx_avs

Salida de señal de transmisión rx_core_clkout Avalon.

El número de canal para los datos que se están

recibidos en el ciclo actual.

Esta señal no está disponible en el modo Básico.

rx_avs_valid

Salida de señal de transmisión rx_core_clkout Avalon.

continuado…

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 46

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6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

Nombre

Ancho

Dominio del reloj de dirección

Descripción

Cuando se afirma, indica que la señal de datos RX es válida.

rx_avs_startofpacket

Salida de señal de transmisión rx_core_clkout Avalon.

Cuando se afirma, indica el inicio de un paquete de datos RX.

Afirmar solo un ciclo de reloj para cada paquete.

Esta señal no está disponible en el modo Básico.

rx_avs_endofpacket

Salida de señal de transmisión rx_core_clkout Avalon.

Cuando se afirma, indica el final de un paquete de datos RX.

Afirmar solo un ciclo de reloj para cada paquete.

Esta señal no está disponible en el modo Básico.

rx_avs_empty

Salida de señal de transmisión rx_core_clkout Avalon.

Indica el número de palabras no válidas en la ráfaga final de datos RX.

Esta señal no está disponible en el modo Básico.

rx_num_valid_bytes_eob

Producción

rx_core_clkout Indica el número de bytes válidos en la última palabra de la ráfaga final.
Esta señal no está disponible en el modo Básico.

rx_is_usr_cmd

Salida rx_core_clkout Cuando se afirma, esta señal inicia un usuario-

ciclo de información definido.

Afirme esta señal en el mismo ciclo de reloj que la afirmación tx_startofpacket.

Esta señal no está disponible en el modo Básico.

rx_link_up

Salida rx_core_clkout Cuando se afirma, indica el enlace de datos RX

está listo para la recepción de datos.

rx_link_reinit

Entrada rx_core_clkout Cuando se afirma, esta señal inicia carriles

reordenación.

Si desactiva Habilitar alineación automática, haga valer esta señal durante un ciclo de reloj para activar el MAC y realinear los carriles. Si se establece Habilitar alineación automática, el MAC realineará los carriles automáticamente.

No haga valer esta señal cuando esté configurado Habilitar alineación automática.

error_rx

(N*2*2)+3 (modo PAM4)
(N*2)*3 (modo NRZ)

Producción

rx_core_clkout

Cuando se afirma, indica que se producen condiciones de error en la ruta de datos RX.
· [(N*2+2):N+3] = Indica error de PCS para un carril específico.
· [N+2] = Indica error de alineación. Reinicialice la alineación del carril si se afirma este bit.
· [N+1]= Indica que los datos se reenvían a la lógica del usuario cuando la lógica del usuario no está lista.
· [N] = Indica pérdida de alineación.
· [(N-1):0] = Indica que los datos contienen un error CRC.

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6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

6.4. Señales de reconfiguración del transceptor

Tabla 23.

Señales de reconfiguración de PCS
En esta tabla, N representa el número de carriles configurados en el editor de parámetros de IP.

Nombre

Ancho

Dominio del reloj de dirección

Descripción

reconfigurar_sl_read

Ingrese el comando de lectura de reconfiguración reconfig_sl_ PCS

Clic

señales.

reconfigurar_sl_write

Entrada reconfig_sl_ escritura de reconfiguración de PCS

Clic

señales de mando.

dirección_sl_reconfig

14 bits + clogb2N

Aporte

reconfig_sl_ clk

Especifica la dirección de interfaz asignada en memoria de Avalon de reconfiguración de PCS en un carril seleccionado.
Cada carril tiene 14 bits y los bits superiores se refieren al desplazamiento del carril.
Examparchivo, para un diseño NRZ/PAM4 de 4 carriles, con reconfig_sl_address[13:0] haciendo referencia al valor de la dirección:
· reconfig_sl_address[15:1 4] establecido en 00 = dirección para el carril 0.
· reconfig_sl_address[15:1 4] establecido en 01 = dirección para el carril 1.
· reconfig_sl_address[15:1 4] establecido en 10 = dirección para el carril 2.
· reconfig_sl_address[15:1 4] establecido en 11 = dirección para el carril 3.

reconfig_sl_readdata

Salida reconfig_sl_ Especifica datos de reconfiguración de PCS

Clic

para ser leído por un ciclo listo en un

carril seleccionado.

reconfig_sl_waitrequest

Salida reconfig_sl_ Representa la reconfiguración de PCS

Clic

Interfaz mapeada en memoria de Avalon

señal de pérdida en un carril seleccionado.

reconfig_sl_writedata

Entrada reconfig_sl_ Especifica datos de reconfiguración de PCS

Clic

escribirse en un ciclo de escritura en un

carril seleccionado.

reconfig_sl_readdata_vali

Producción

reconfig_sl_ Especifica la reconfiguración de PCS

Clic

los datos recibidos son válidos en un seleccionado

carril.

Tabla 24.

Señales de reconfiguración de IP dura de F-Tile
En esta tabla, N representa el número de carriles configurados en el editor de parámetros de IP.

Nombre

Ancho

Dominio del reloj de dirección

Descripción

reconfigurar_leer

Entrada reconfig_clk Lectura de reconfiguración de PMA

señales de mando.

reconfigurar_escritura

Entrada reconfig_clk Escritura de reconfiguración de PMA

señales de mando.

dirección_reconfig

18 bits + obstruir2bN

Aporte

reconfigurar_clk

Especifica la dirección de interfaz asignada en memoria de PMA Avalon en un carril seleccionado.
continuado…

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 48

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6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

Nombre
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Ancho
32 1 32 1

Dominio del reloj de dirección

Descripción

En ambos modos PAM4 y NRZ, cada carril tiene 18 bits y los bits superiores restantes se refieren al desplazamiento del carril.
Example, para un diseño de 4 carriles:
· reconfig_address[19:18] establecido en 00 = dirección para el carril 0.
· reconfig_address[19:18] establecido en 01 = dirección para el carril 1.
· reconfig_address[19:18] establecido en 10 = dirección para el carril 2.
· reconfig_address[19:18] establecido en 11 = dirección para el carril 3.

Producción

reconfig_clk Especifica los datos de PMA que un ciclo listo debe leer en un carril seleccionado.

Producción

reconfig_clk Representa la señal de bloqueo de la interfaz asignada en memoria de PMA Avalon en un carril seleccionado.

Aporte

reconfig_clk Especifica que los datos de PMA se escribirán en un ciclo de escritura en un carril seleccionado.

Producción

reconfig_clk Especifica que los datos recibidos de reconfiguración de PMA son válidos en un carril seleccionado.

6.5. Señales PMA

Tabla 25.

Señales PMA
En esta tabla, N representa el número de carriles configurados en el editor de parámetros de IP.

Nombre

Ancho

Dominio del reloj de dirección

Descripción

phy_tx_lanes_stable

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asíncrono Cuando se afirma, indica que la ruta de datos TX está lista para enviar datos.

tx_pll_locked

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asíncrono Cuando se afirma, indica que el PLL de TX ha alcanzado el estado de bloqueo.

phy_ehip_ready

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asincrónico

Cuando se afirma, indica que el PCS personalizado ha completado la inicialización interna y está listo para la transmisión.
Esta señal se afirma después de que tx_pcs_fec_phy_reset_n y tx_pcs_fec_phy_reset_na sean anulados.

tx_serial_data

Salida TX pines seriales del reloj TX.

rx_serial_data

Entrada del reloj serial RX Pines seriales RX.

phy_rx_block_lock

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asincrónico Cuando se afirma, indica que la alineación del bloque 66b se ha completado para los carriles.

rx_cdr_lock

N*2 (modo PAM4)

Producción

Asincrónico

Cuando se afirma, indica que los relojes recuperados están bloqueados para los datos.
continuado…

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Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 49

6. Señales de interfaz IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28

Nombre phy_rx_pcs_ready phy_rx_hi_ber

Ancho

Dominio del reloj de dirección

Descripción

N (modo NRZ)

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asincrónico

Cuando se afirma, indica que los carriles RX del canal Ethernet correspondiente están completamente alineados y listos para recibir datos.

N*2 (modo PAM4)
N (modo NRZ)

Producción

Asincrónico

Cuando se afirma, indica que el RX PCS del canal Ethernet correspondiente está en un estado HI BER.

Guía del usuario de F-Tile Serial Lite IV Intel® FPGA IP 50

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683074 | 2022.04.28 Enviar comentarios

7. Diseño con F-Tile Serial Lite IV Intel FPGA IP

7.1. Restablecer pautas
Siga estas pautas de restablecimiento para implementar el restablecimiento a nivel de sistema.
· Une las señales tx_pcs_fec_phy_reset_n y rx_pcs_fec_phy_reset_n en el nivel del sistema para restablecer los PCS TX y RX simultáneamente.
· Afirma las señales tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n y reconfig_reset al mismo tiempo. Consulte Restablecimiento e inicialización de enlaces para obtener más información sobre las secuencias de inicialización y restablecimiento de IP.
· Mantenga las señales tx_pcs_fec_phy_reset_n y rx_pcs_fec_phy_reset_n bajas, y la señal reconfig_reset alta y espere a que tx_reset_ack y rx_reset_ack restablezcan correctamente la IP física del F-tile y los bloques de reconfiguración.
· Para lograr una conexión rápida entre dispositivos FPGA, restablezca las IP de FPGA Intel F-Tile Serial Lite IV conectadas al mismo tiempo. Consulte F-Tile Serial Lite IV Intel FPGA IP Design ExampConsulte la Guía del usuario para obtener información sobre cómo monitorear el enlace IP TX y RX usando el kit de herramientas.
Información relacionada
· Restablecer e inicializar enlaces en la página 37
· F-Tile Serial Lite IV Intel FPGA IP Diseño ExampGuía del usuario

7.2. Pautas para el manejo de errores

La siguiente tabla enumera las pautas de manejo de errores para condiciones de error que pueden ocurrir con el diseño IP FPGA Intel F-Tile Serial Lite IV.

Tabla 26. Condición de error y pautas de manejo

Condición de error
Uno o más carriles no pueden establecer comunicación después de un período de tiempo determinado.

Pautas
Implementar un sistema de tiempo de espera para restablecer el enlace a nivel de aplicación.

Un carril pierde la comunicación después de que se establece la comunicación.
Un carril pierde comunicación durante el proceso de alineación.

Esto puede suceder después o durante las fases de transferencia de datos. Implemente una detección de pérdida de enlace a nivel de aplicación y restablezca el enlace.
Implementar el proceso de reinicialización del enlace para el carril erróneo. Debe asegurarse de que el enrutamiento de la placa no supere las 320 UI.

Pérdida de alineación de carriles después de que todos los carriles hayan sido alineados.

Esto puede ocurrir después o durante las fases de transferencia de datos. Implemente una detección de pérdida de alineación de carriles a nivel de aplicación para reiniciar el proceso de alineación de carriles.

ISO 9001: 2015 registrado

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8. Archivos de la guía del usuario de F-Tile Serial Lite IV Intel FPGA IP

Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.

Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Versión Intel Quartus Prime
21.3

IP Núcleo Versión 3.0.0

Guía del usuario F-Tile Serial Lite IV Intel® FPGA IP Guía del usuario

ISO 9001: 2015 registrado

683074 | 2022.04.28 Enviar comentarios

9. Historial de revisión de documentos para la guía del usuario de F-Tile Serial Lite IV Intel FPGA IP

Versión de documento 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versión Intel Quartus Prime
22.1
21.3 21.3 21.2

Versión IP 5.0.0
3.0.0 3.0.0 2.0.0

Cambios
· Tabla actualizada: Características IP de F-Tile Serial Lite IV Intel FPGA: descripción de transferencia de datos actualizada con soporte de velocidad de transceptor FHT adicional: 58G NRZ, 58G PAM4 y 116G PAM4
· Tabla actualizada: Descripción del parámetro IP de F-Tile Serial Lite IV Intel FPGA: nuevo parámetro agregado · Frecuencia de reloj de referencia del PLL del sistema · Habilitar punto final de depuración: se actualizaron los valores para la velocidad de datos de PMA: se actualizó el nombre de los parámetros para que coincida con la GUI
· Se actualizó la descripción para la transferencia de datos en la Tabla: Características IP de F-Tile Serial Lite IV Intel FPGA.
· Se cambió el nombre de la tabla IP a F-Tile Serial Lite IV Intel FPGA IP Descripción del parámetro en la sección Parámetros para mayor claridad.
· Tabla actualizada: Parámetros de IP: — Se agregó un nuevo parámetro: RSFEC habilitado en la otra IP Serial Lite IV Simplex ubicada en los mismos canales FGT. — Se actualizaron los valores predeterminados para la frecuencia del reloj de referencia del transceptor.
Lanzamiento inicial.

ISO 9001: 2015 registrado

Documentos / Recursos

	Intel F Tile Serial Lite IV Intel FPGA IP [pdf] Guía del usuario F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Guía del usuario F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Referencias

Manual de usuario

F Tile Serie Lite IV Intel FPGA IP

Documentos / Recursos

Referencias

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