Núcleos Intel Chip ID FPGA IP

Cada FPGA Intel® compatible tiene una identificación de chip única de 64 bits. ID de chip Los núcleos IP Intel FPGA le permiten leer este ID de chip para identificar el dispositivo.

Información relacionada

• Introducción a los núcleos IP Intel FPGA
  • Proporciona información general sobre todos los núcleos IP de Intel FPGA, incluida la parametrización, generación, actualización y simulación de núcleos IP.
• Generación de un script de configuración del simulador combinado
  • Cree scripts de simulación que no requieran actualizaciones manuales para actualizaciones de versión de software o IP.

Soporte de dispositivos

Núcleos IP	Dispositivos compatibles
ID de chip Núcleo IP Intel Stratix® 10 FPGA	Intel Stratix 10
ID de chip único Núcleo IP Intel Arria® 10 FPGA	Intel Arria 10
ID de chip único Núcleo IP Intel Cyclone® 10 GX FPGA	Intel Cyclone 10 GX
ID de chip único Intel MAX® 10 FPGA IP	Intel MAX 10
ID de chip único Núcleo IP Intel FPGA	Stratix V Arria V Ciclón V

Información relacionada

• ID de chip único Núcleo IP Intel MAX 10 FPGA

ID de chip Intel Stratix 10 FPGA IP Core

• Esta sección describe el núcleo IP FPGA Intel Stratix 10 con ID de chip.

Descripción funcional

La señal data_valid comienza en nivel bajo en el estado inicial donde no se leen datos del dispositivo. Después de enviar un pulso de mayor a menor al puerto de entrada readid, el ID de chip Intel Stratix 10 FPGA IP lee el ID de chip único. Después de la lectura, el núcleo IP afirma la señal data_valid para indicar que el valor de ID del chip único en el puerto de salida está listo para su recuperación. La operación se repite solo cuando restablece el núcleo de IP. El puerto de salida chip_id[63:0] contiene el valor del ID de chip único hasta que reconfigure el dispositivo o restablezca el núcleo IP.

Nota: No puede simular el núcleo IP de ID de chip porque el núcleo IP recibe la respuesta en los datos de ID de chip de SDM. Para validar este núcleo IP, Intel recomienda realizar una evaluación de hardware.

Puertos

Figura 1: ID de chip Intel Stratix 10 FPGA IP Core Puertos

Tabla 2: ID de chip Intel Stratix 10 FPGA IP Core Puertos Descripción

Puerto	E/S	Tamaño (bits)	Descripción
clkin	Aporte	1	Envía señal de reloj al bloque de identificación del chip. La frecuencia máxima admitida es equivalente al reloj de su sistema.
reiniciar	Aporte	1	Restablecimiento sincrónico que restablece el núcleo IP. Para restablecer el núcleo IP, mantenga la señal de reinicio alta durante al menos 10 ciclos de tiempo.
datos_válidos	Producción	1	Indica que el ID de chip único está listo para su recuperación. Si la señal es baja, el núcleo IP está en estado inicial o en progreso para cargar datos desde un ID de fusible. Después de que el núcleo IP confirma la señal, los datos están listos para su recuperación en el puerto de salida chip_id[63..0].
chip_id	Producción	64	Indica la identificación única del chip según su respectiva ubicación de identificación del fusible. Los datos solo son válidos después de que el núcleo IP afirma la señal data_valid. El valor en el encendido se restablece a 0. El puerto de salida chip_id [63:0] contiene el valor del ID de chip único hasta que reconfigure el dispositivo o restablezca el núcleo IP.
listo	Aporte	1	La señal readid se utiliza para leer el valor de ID del dispositivo. Cada vez que la señal cambia el valor de 1 a 0, el núcleo IP activa la operación de lectura de ID. Debe llevar la señal a 0 cuando no se utilice. Para iniciar la operación de lectura de ID, aumente la señal durante al menos 3 ciclos de reloj y luego bájela. El núcleo IP comienza a leer el valor de la ID del chip.

Acceso al chip ID Intel Stratix 10 FPGA IP a través de Signal Tap

Cuando alterna la señal readid, el núcleo IP FPGA Intel Stratix 10 de ID de chip comienza a leer el ID de chip del dispositivo Intel Stratix 10. Cuando el ID del chip está listo, el núcleo IP Intel Stratix 10 FPGA del ID del chip afirma la señal data_valid y finaliza el JTAG acceso.

Nota: Permita un retraso equivalente a tCD2UM después de la configuración completa del chip antes de intentar leer la ID única del chip. Consulte la hoja de datos del dispositivo respectivo para conocer el valor tCD2UM.

Restablecimiento del ID del chip Intel Stratix 10 FPGA IP Core

Para restablecer el núcleo IP, debe hacer valer la señal de reinicio durante al menos diez ciclos de reloj.

Nota

1. Para dispositivos Intel Stratix 10, no restablezca el núcleo IP hasta al menos tCD2UM después de la inicialización completa del chip. Consulte la hoja de datos del dispositivo respectivo para conocer el valor tCD2UM.
2. Para conocer las pautas de creación de instancias de IP Core, debe consultar la sección Intel Stratix 10 Reset Release IP en la Guía del usuario de configuración de Intel Stratix 10.

Información relacionada

Guía del usuario de configuración de Intel Stratix 10

• Proporciona más información sobre Intel Stratix 10 Reset Release IP.

ID de chip Núcleos IP Intel FPGA

Esta sección describe los siguientes núcleos IP

• ID de chip único Núcleo IP Intel Arria 10 FPGA
• ID de chip único Núcleo IP Intel Cyclone 10 GX FPGA
• ID de chip único Núcleo IP Intel FPGA

Descripción funcional

La señal data_valid comienza en nivel bajo en el estado inicial donde no se leen datos del dispositivo. Después de enviar una señal de reloj al puerto de entrada clkin, el núcleo IP Intel FPGA de ID de chip lee el ID de chip único. Después de la lectura, el núcleo IP afirma la señal data_valid para indicar que el valor de ID del chip único en el puerto de salida está listo para su recuperación. La operación se repite solo cuando restablece el núcleo de IP. El puerto de salida chip_id[63:0] contiene el valor del ID de chip único hasta que reconfigure el dispositivo o restablezca el núcleo IP.

Nota: El núcleo Intel Chip ID IP no tiene modelo de simulación files. Para validar este núcleo IP, Intel recomienda realizar una evaluación de hardware.

Figura 2: ID de chip Intel FPGA IP Core Puertos

Tabla 3: ID de chip Intel FPGA IP Core Puertos Descripción

Puerto	E/S	Tamaño (bits)	Descripción
clkin	Aporte	1	Envía señal de reloj al bloque de identificación del chip. Las frecuencias máximas admitidas son las siguientes: • Para Intel Arria 10 e Intel Cyclone 10 GX: 30 MHz. • Para Intel MAX 10, Stratix V, Arria V y Cyclone V: 100 MHz.
reiniciar	Aporte	1	Restablecimiento sincrónico que restablece el núcleo IP. Para restablecer el núcleo IP, mantenga la señal de reinicio alta durante al menos 10 ciclos clkin(1). El puerto de salida chip_id [63:0] contiene el valor del ID de chip único hasta que reconfigure el dispositivo o restablezca el núcleo IP.
datos_válidos	Producción	1	Indica que el ID de chip único está listo para su recuperación. Si la señal es baja, el núcleo IP está en estado inicial o en progreso para cargar datos desde un ID de fusible. Después de que el núcleo IP confirma la señal, los datos están listos para su recuperación en el puerto de salida chip_id[63..0].
chip_id	Producción	64	Indica la identificación única del chip según su respectiva ubicación de identificación del fusible. Los datos solo son válidos después de que el núcleo IP afirma la señal data_valid. El valor en el encendido se restablece a 0.

Acceso al ID de chip único Intel Arria 10 FPGA IP y al ID de chip único Intel Cyclone 10 GX FPGA IP a través de Signal Tap

Nota: No se puede acceder al ID del chip Intel Arria 10 e Intel Cyclone 10 GX si tiene otros sistemas o núcleos IP que acceden al JTAG simultaneamente. por ejemploamparchivo, el analizador lógico Signal Tap II, el kit de herramientas del transceptor, las señales o sondas del sistema y el núcleo IP del controlador SmartVID.

Cuando alterna la señal de reinicio, los núcleos IP de ID de chip único Intel Arria 10 FPGA y ID de chip único Intel Cyclone 10 GX FPGA IP comienzan a leer el ID de chip del dispositivo Intel Arria 10 o Intel Cyclone 10 GX. Cuando el ID del chip está listo, los núcleos IP Intel Arria 10 FPGA ID del chip único y ID del chip único Intel Cyclone 10 GX FPGA IP confirman la señal data_valid y finalizan el JTAG acceso.

Nota: Permita un retraso equivalente a tCD2UM después de la configuración completa del chip antes de intentar leer la ID única del chip. Consulte la hoja de datos del dispositivo respectivo para conocer el valor tCD2UM.

Restablecimiento del ID del chip Intel FPGA IP Core

Para restablecer el núcleo IP, debe hacer valer la señal de reinicio durante al menos diez ciclos de reloj. Después de desactivar la señal de reinicio, el núcleo IP vuelve a leer la identificación única del chip del bloque de identificación del fusible. El núcleo IP afirma la señal data_valid después de completar la operación.

Nota: Para dispositivos Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V y Cyclone V, no restablezca el núcleo IP hasta al menos tCD2UM después de la inicialización completa del chip. Consulte la hoja de datos del dispositivo respectivo para conocer el valor tCD2UM.

Archivos de la guía del usuario de Chip ID Intel FPGA IP Cores

Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Versión principal de IP	Guía del usuario
18.1	Guía del usuario de núcleos IP Intel FPGA de ID de chip
18.0	Guía del usuario de núcleos IP Intel FPGA de ID de chip

Historial de revisión de documentos para la guía del usuario de Intel FPGA IP Cores con ID de chip

Versión del documento	Intel cuarto® Versión principal	Cambios
2022.09.26	20.3	Remoto Mejores prácticas de gestión de proyectos enlace. Actualizado Descripción funcional en chip ID Intel Stratix 10 FPGA IP Core. Actualizado Descripción funcional en Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Se actualizó la descripción de clkin y resetports en la Tabla: ID de chip Intel FPGA IP Core Puertos Descripción para incluir detalles de Intel MAX 10. Se actualizó el Restablecimiento del ID del chip Intel FPGA IP Core sección para incluir soporte para el dispositivo Intel MAX 10.
2019.05.17	19.1	Se actualizó el Restablecimiento del ID del chip Intel Stratix 10 FPGA IP Core tema para agregar una segunda nota sobre las pautas de creación de instancias principales de IP.
2019.02.19	18.1	Se agregó soporte para los dispositivos Intel MAX 10 en el Núcleos IP y dispositivos compatibles mesa.
2018.12.24	18.1	Agregó el Archivos de la guía del usuario de Chip ID Intel FPGA IP Cores sección.  Se reestructuró el documento para proporcionar más detalles sobre los respectivos dispositivos compatibles.
2018.06.08	18.0	Se actualizó la descripción del puerto readid. Se actualizó la descripción del puerto de reinicio.
2018.05.07	18.0	Se agregó un puerto readid para el núcleo IP IP Intel Stratix 10 FPGA ID de chip.

 

Fecha	Versión	Cambios
Diciembre de 2017	2017.12.11	Título del documento actualizado de Guía del usuario de Altera Unique Chip ID IP Core. Agregado Soporte de dispositivos sección.  Información combinada y agregada de Guía del usuario del núcleo IP de identificación de chip único Altera Arria 10 y Guía del usuario del núcleo IP de identificación de chip único Stratix 10. Renombrado a Intel. Actualizado Descripción funcional. Se agregó compatibilidad con dispositivos Intel Cyclone 10 GX.
Mayo de 2016	2016.05.02	Se eliminó la información principal de IP estándar y se agregó un enlace al manual de Quartus Prime. Nota actualizada sobre la compatibilidad con dispositivos Arria 10.
Septiembre de 2014	2014.09.02	• Título del documento actualizado para reflejar el nuevo nombre del núcleo IP “Altera Unique Chip ID”.

Fecha	Versión	Cambios
Agosto de 2014	2014.08.18	Pasos de parametrización actualizados para el editor de parámetros heredado. Se agregó que este núcleo IP no es compatible con los diseños Arria 10.
Junio ​​de 2014	2014.06.30	Se reemplazó la información del MegaWizard Plug-In Manager con IP Catalog. Se agregó información estándar sobre la actualización de núcleos IP. Se agregó información de instalación y licencia estándar. Se eliminó la información desactualizada del nivel de soporte del dispositivo. La compatibilidad con dispositivos IP centrales ahora está disponible en el catálogo de IP y el editor de parámetros.
Septiembre de 2013	2013.09.20	Se actualizó para cambiar la redacción “Adquirir el ID de chip de un dispositivo FPGA” a “Adquirir el ID de chip único de un dispositivo FPGA”
Mayo de 2013	1.0	Lanzamiento inicial.

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Documentos / Recursos

Núcleos Intel Chip ID FPGA IP [pdf] Guía del usuario ID de chip Núcleos IP FPGA, ID de chip, Núcleos IP FPGA, Núcleos IP

Referencias

• Manual de usuario