F-Tile Interlaken Intel FPGA IP Diseño Example

Guía de inicio rápido

El núcleo IP F-Tile Interlaken Intel® FPGA proporciona un banco de pruebas de simulación. Un diseño de hardware exampEl archivo que admite compilación y pruebas de hardware estará disponible en la versión 21.4 del software Intel Quartus® Prime Pro Edition. Cuando generas el diseño example, el editor de parmetros crea automticamente el fileEs necesario para simular, compilar y probar el diseño.
El banco de pruebas y el diseño example admite el modo NRZ y PAM4 para dispositivos F-tile. El núcleo F-Tile Interlaken Intel FPGA IP genera diseño examparchivos para las siguientes combinaciones admitidas de número de carriles y velocidades de datos.

Combinaciones compatibles con IP de número de carriles y velocidades de datos
Las siguientes combinaciones son compatibles con la versión 21.3 del software Intel Quartus Prime Pro Edition. Todas las demás combinaciones serán compatibles con una versión futura de Intel Quartus Prime Pro Edition.

Numero de carriles	Velocidad de carril (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Sí	–	Sí	Sí	–
6	–	–	–	Sí	Sí
8	–	–	Sí	Sí	–
10	–	–	Sí	Sí	–
12	–	Sí	Sí	Sí	–

Figura 1. Pasos de desarrollo para el diseño Example

Nota: La compilación y las pruebas de hardware estarán disponibles en la versión 21.4 del software Intel Quartus Prime Pro Edition.
El diseño de núcleo IP F-Tile Interlaken Intel FPGA example admite las siguientes funciones:

• Modo loopback serie TX a RX interno
• Genera automáticamente paquetes de tamaño fijo
• Capacidades básicas de verificación de paquetes
• Capacidad de usar la consola del sistema para restablecer el diseño con el propósito de volver a probar

Figura 2. Diagrama de bloques de alto nivel

Información relacionada

• Guía del usuario de IP de FPGA Intel Interlaken de F-Tile
• Notas de la versión IP de F-Tile Interlaken Intel FPGA

Requisitos de hardware y software

Para probar el example design, utilice el siguiente hardware y software:

• Software Intel Quartus Prime Pro Edition versión 21.3
• Consola del sistema
• Simulador compatible:
  • Sinopsis* VCS*
  • Synopsis VCS MX
  • Siemens* EDA ModelSim* SE o Questa*

Nota:  Soporte de hardware para diseño exampestará disponible en la versión 21.4 del software Intel Quartus Prime Pro Edition.

Generación del diseño

Figura 3. Procedimiento

Siga estos pasos para generar el diseño examparchivo y banco de pruebas:

1. En el software Intel Quartus Prime Pro Edition, haga clic en File ➤ Asistente de nuevo proyecto para crear un nuevo proyecto Intel Quartus Prime, o haga clic en File ➤ Abrir proyecto para abrir un proyecto Intel Quartus Prime existente. El asistente le pide que especifique un dispositivo.
2. Especifique la familia de dispositivos Agilex y seleccione el dispositivo con F-Tile para su diseño.
3. En el catálogo de IP, localice y haga doble clic en F-Tile Interlaken Intel FPGA IP. Aparece la ventana Nueva variante de IP.
4. Especificar un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip.
5. Haga clic en Aceptar. Aparece el editor de parámetros.

Figura 4. Exampficha de diseño

6. En la pestaña IP, especifique los parámetros para su variación de IP core.
7. En el exampEn la pestaña Diseño, seleccione la opción Simulación para generar el banco de pruebas.
Nota: la opción de síntesis es para hardware example design, que estará disponible en la versión 21.4 del software Intel Quartus Prime Pro Edition.
8. Para el formato HDL generado, están disponibles las opciones Verilog y VHDL.
9. Haga clic en Generar Exampel Diseño. El ex selectoampAparece la ventana Directorio de diseño.
10. Si desea modificar el diseño exampruta del directorio del archivo o nombre de los valores predeterminados mostrados (ilk_f_0_example_design), busque la nueva ruta y escriba el nuevo diseño exampnombre del directorio del archivo.
11. Haga clic en Aceptar.

Nota: En el F-Tile Interlaken Intel FPGA IP diseño example, se crea una instancia de SystemPLL automáticamente y se conecta a F-Tile Interlaken Intel FPGA IP core. La ruta de la jerarquía SystemPLL en el diseño example es:

example_design.test_env_inst.test_dut.dut.pll

El SystemPLL en el diseño example comparte el mismo reloj de referencia de 156.26 MHz que el transceptor.

Estructura de directorios

El núcleo F-Tile Interlaken Intel FPGA IP genera lo siguiente files para el diseño exampen:
Figura 5. Estructura del directorio

Tabla 2. Diseño de hardware example File Descripciones
Estos fileestán en elample_installation_dir>/ilk_f_0_exampdirectorio le_design.

File Nombres	Descripción
example_design.qpf	Proyecto Intel Quartus Prime file.
example_design.qsf	Configuración del proyecto Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Restricción de diseño de Synopsis file. Puede copiar y modificar para su propio diseño.
sysconsole_testbench.tcl	Principal file para acceder a la consola del sistema

Nota: Soporte de hardware para diseño exampestará disponible en la versión 21.4 del software Intel Quartus Prime Pro Edition.

Tabla 3. Banco de pruebas File Descripción

Este file está en elample_installation_dir>/ilk_f_0_example_design/exampdirectorio le_design/rtl.

File Nombre	Descripción
top_tb.sv	Banco de pruebas de primer nivel file.

Tabla 4. Secuencias de comandos del banco de pruebas

Estos fileestán en elample_installation_dir>/ilk_f_0_example_design/exampdirectorio le_design/testbench

File Nombre	Descripción
run_vcs.sh	El script Synopsys VCS para ejecutar el banco de pruebas.
run_vcsmx.sh	El script de Synopsys VCS MX para ejecutar el banco de pruebas.
run_mentor.tcl	El script Siemens EDA ModelSim SE o Questa para ejecutar el banco de pruebas.

Simulando el Diseño Exampel banco de pruebas

Figura 6. Procedimiento

Siga estos pasos para simular el banco de pruebas:

1. En el símbolo del sistema, cambie al directorio de simulación del banco de pruebas. La ruta del directorio esample_installation_dir>/example_design/ banco de pruebas.
2. Ejecute el script de simulación para el simulador compatible de su elección. El script compila y ejecuta el banco de pruebas en el simulador. Su secuencia de comandos debe verificar que los recuentos de SOP y EOP coincidan después de que se complete la simulación.

Tabla 5. Pasos para ejecutar la simulación

Simulador	Instrucciones
VCS	En la línea de comando, escriba:   sh run_vcs.sh
VCSMX	En la línea de comando, escriba:   sh run_vcsmx.sh
ModelSim SE o Questa	En la línea de comando, escriba:   vsim -do run_mentor.tcl Si prefiere simular sin abrir la GUI de ModelSim, escriba:   vsim -c -do ejecutar_mentor.tcl

3. Analizar los resultados. Una simulación exitosa envía y recibe paquetes y muestra "Prueba APROBADA".

El banco de pruebas para el diseño example completa las siguientes tareas:

• Instancia el núcleo de IP FPGA Intel F-Tile Interlaken.
• Imprime el estado de PHY.
• Comprueba la sincronización de metatramas (SYNC_LOCK) y los límites de palabra (bloque) (WORD_LOCK).
• Espera a que los carriles individuales se bloqueen y alineen.
• Comienza a transmitir paquetes.
• Comprueba las estadísticas de paquetes:
  • Errores CRC24
  • Procedimientos operativos estándar
  • EOP

Los siguientes sampEl resultado ilustra una ejecución de prueba de simulación exitosa:

Compilando el Diseño Example

1. Asegurar el exampLa generación del diseño está completa.
2. En el software Intel Quartus Prime Pro Edition, abra el proyecto Intel Quartus Primeample_installation_dir>/example_diseño.qpf>.
3. En el menú Procesamiento, haga clic en Iniciar compilación.

Ex diseñoample Descripción

El diseño example demuestra las funcionalidades del núcleo IP de Interlaken.

Ex diseñoampComponentes

El exampEl diseño conecta los relojes de referencia del sistema y PLL y los componentes de diseño requeridos. La exampEl diseño del archivo configura el IP Core en modo loopback interno y genera paquetes en la interfaz de transferencia de datos de usuario de IP Core TX. El núcleo de IP envía estos paquetes en la ruta de bucle invertido interno a través del transceptor.
Después de que el receptor central de IP recibe los paquetes en la ruta de loopback, procesa los paquetes de Interlaken y los transmite en la interfaz de transferencia de datos de usuario RX. La exampEl diseño del archivo comprueba que los paquetes recibidos y transmitidos coincidan.
El diseño IP de F-Tile Interlaken Intel exampEl archivo incluye los siguientes componentes:

1. Núcleo IP F-Tile Interlaken Intel FPGA
2. Generador de paquetes y verificador de paquetes
3. F-Tile Reference y System PLL Relojes Intel FPGA IP core

Señales de interfaz

Tabla 6. Diseño ExampSeñales de interfaz de archivo

Nombre del puerto	Dirección	Ancho (bits)	Descripción
mgmt_clk	Aporte	1	Entrada de reloj del sistema. La frecuencia del reloj debe ser de 100 MHz.
pll_ref_clk	Aporte	1	Reloj de referencia del transceptor. Conduce el RX CDR PLL.
pin_rx	Aporte	Número de carriles	Pin de datos SERDES del receptor.
tx_pin	Producción	Número de carriles	Transmitir pin de datos SERDES.
rx_pin_n(1)	Aporte	Número de carriles	Pin de datos SERDES del receptor.
tx_pin_n(1)	Producción	Número de carriles	Transmitir pin de datos SERDES.
mac_clk_pll_ref	Aporte	1	Esta señal debe ser impulsada por un PLL y debe usar la misma fuente de reloj que impulsa el pll_ref_clk. Esta señal solo está disponible en las variaciones del dispositivo en modo PAM4.
usr_pb_reset_n	Aporte	1	Reinicio de sistema.

(1) Solo disponible en variantes PAM4.

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.

Registrar Mapa

Nota:

• Ex diseñoampLa dirección de registro del archivo comienza con 0x20**, mientras que la dirección de registro central de Interlaken IP comienza con 0x10**.
• La dirección de registro F-tile PHY comienza con 0x30** mientras que la dirección de registro F-tile FEC comienza con 0x40**. El registro FEC solo está disponible en el modo PAM4.
• Código de acceso: RO: solo lectura y RW: lectura/escritura.
• La consola del sistema lee el diseño exampEl archivo registra e informa el estado de la prueba en la pantalla.

Tabla 7. Diseño Example Registrar Mapa

Compensar	Nombre	Acceso	Descripción
8'h00	Reservado
8'h01	Reservado
8'h02	Restablecimiento del sistema PLL	RO	Los siguientes bits indican la solicitud de restablecimiento de PLL del sistema y el valor de habilitación: • Bit [0]: sys_pll_rst_req • Bit [1]: sys_pll_rst_en
8'h03	Carril RX alineado	RO	Indica la alineación del carril RX.
8'h04	PALABRA bloqueada	RO	[NUM_LANES–1:0] – Identificación de límites de palabra (bloque).
8'h05	Sincronización bloqueada	RO	[NUM_LANES–1:0] – Sincronización de metatramas.
8'h06 – 8'h09	Recuento de errores CRC32	RO	Indica el recuento de errores CRC32.
8'h0A	Recuento de errores CRC24	RO	Indica el recuento de errores CRC24.
8'h0B	Señal de desbordamiento/subdesbordamiento	RO	Los siguientes bits indican: • Bit [3]: señal de subdesbordamiento de TX • Bit [2]: señal de desbordamiento de TX • Bit [1] – Señal de desbordamiento de RX
8'h0C	Recuento de POE	RO	Indica el número de SOP.
8'h0D	recuento de EOP	RO	Indica el número de EOP
8'h0E	Recuento de errores	RO	Indica el número de los siguientes errores: • Pérdida de alineación de carril • Palabra de control ilegal • Patrón de encuadre ilegal • Falta el indicador SOP o EOP
8'h0F	enviar_datos_mm_clk	RW	Escriba 1 en el bit [0] para habilitar la señal del generador.
8'h10	error del verificador		Indica el error del comprobador. (Error de datos SOP, error de número de canal y error de datos PLD)
8'h11	Sistema de bloqueo PLL	RO	El bit [0] indica la indicación de bloqueo de PLL.
8'h14	Recuento de SOP de TX	RO	Indica el número de SOP generados por el generador de paquetes.
8'h15	Recuento de EOP de TX	RO	Indica el número de EOP generados por el generador de paquetes.
8'h16	paquete continuo	RW	Escriba 1 en el bit [0] para habilitar el paquete continuo.
continuado…

Compensar	Nombre	Acceso	Descripción
8'h39	Recuento de errores ECC	RO	Indica el número de errores ECC.
8'h40	Recuento de errores corregidos de ECC	RO	Indica el número de errores ECC corregidos.
8'h50	mosaico_tx_rst_n	WO	Restablecimiento de mosaico a SRC para TX.
8'h51	mosaico_rx_rst_n	WO	Restablecimiento de mosaico a SRC para RX.
8'h52	mosaico_tx_rst_ack_n	RO	Confirmación de restablecimiento de mosaico de SRC para TX.
8'h53	mosaico_rx_rst_ack_n	RO	Confirmación de restablecimiento de mosaico de SRC para RX.

Reiniciar

En el núcleo IP F-Tile Interlaken Intel FPGA, usted inicia el restablecimiento (reset_n=0) y lo mantiene hasta que el núcleo IP devuelve un reconocimiento de restablecimiento (reset_ack_n=0). Después de eliminar el restablecimiento (reset_n=1), el reconocimiento de restablecimiento vuelve a su estado inicial
(reset_ack_n=1). En el diseño example, un registro rst_ack_sticky contiene la afirmación de reconocimiento de restablecimiento y luego activa la eliminación del restablecimiento (reset_n=1). Puede utilizar métodos alternativos que se ajusten a sus necesidades de diseño.

Importante: En cualquier escenario en el que se requiera el loopback en serie interno, debe liberar TX y RX del mosaico F por separado en un orden específico. Consulte la secuencia de comandos de la consola del sistema para obtener más información.

Figura 7. Secuencia de reinicio en modo NRZ

Figura 8. Secuencia de reinicio en modo PAM4

F-Tile Interlaken Intel FPGA IP Diseño ExampArchivos de la guía del usuario

Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.

Versión Intel Quartus Prime	Versión principal de IP	Guía del usuario
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Diseño ExampGuía del usuario

Historial de revisiones de documentos para F-Tile Interlaken Intel FPGA IP Design ExampGuía del usuario

Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.10.04	21.3	3.0.0	• Se agregó soporte para nuevas combinaciones de tarifas de carril. Para obtener más información, consulte Tabla: Combinaciones compatibles con IP de número de carriles y velocidad de datos. • Se actualizó la lista de simuladores compatibles en la sección: Requisitos de hardware y software. • Se agregaron nuevos registros de reinicio en la sección: Registrar Mapa.
2021.06.21	21.2	2.0.0	Lanzamiento inicial.

Documentos / Recursos

Intel F-Tile Interlaken Intel FPGA IP Diseño Example [pdf] Guía del usuario F-Tile Interlaken Intel FPGA IP Diseño ExampArchivo, F-Tile, Interlaken Intel FPGA IP Design Examparchivo, Intel FPGA IP Design Examparchivo, IP Diseño Example, Diseño Example

Referencias

• Manual de usuario