Baja latencia E-Tile 40G Ethernet Intel FPGA IP Diseño Example
Guía de inicio rápido
El núcleo IP Intel® FPGA Ethernet E-Tile 40G de baja latencia proporciona un banco de pruebas de simulación y un diseño de hardware examparchivo que admite compilación y pruebas de hardware. Cuando generas el diseño example, el editor de parámetros Intel Quartus® Prime IP crea automáticamente el fileEs necesario simular, compilar y probar el diseño en hardware. Además, puede descargar el diseño de hardware compilado al kit de desarrollo específico del dispositivo Intel para realizar pruebas interoperativas. Intel FPGA IP también incluye una compilación example proyecto que puede utilizar para estimar rápidamente el tiempo y el área central de IP. La baja latencia E-Tile 40G Ethernet Intel FPGA IP admite diseño exampgeneración de archivos con una amplia gama de parámetros. Sin embargo, el diseño exampLos archivos no cubren todas las parametrizaciones posibles de Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.
Pasos de desarrollo para el Design Example
Información relacionada
- Guía del usuario de IP de Intel FPGA Ethernet E-Tile 40G de baja latencia
Para obtener información detallada sobre IP Ethernet E-Tile 40G de baja latencia. - Baja latencia E-Tile 40G Ethernet Intel FPGA IP Notas de la versión
Las Notas de la versión de IP enumeran los cambios de IP en una versión en particular.
Generación del ejemplo de diseñoample
Procedimiento
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. Otros nombres y marcas pueden reclamarse como propiedad de terceros.
ExampFicha Diseño de archivos en el editor de parámetros Ethernet E-Tile 40G de baja latencia
Seleccione el kit de desarrollo de integridad de la señal del transceptor E-Tile Stratix 10 TX para generar el diseño examparchivo para dispositivos Intel Stratix® 10. Seleccione el kit de desarrollo de SoC de transceptor de la serie F de Agilex para generar el diseño examparchivo para dispositivos Intel Agilex™.
Siga estos pasos para generar el diseño de hardware examparchivo y banco de pruebas:
- En el software Intel Quartus Prime Pro Edition, haga clic en File ➤ Asistente para nuevo proyecto
para crear un nuevo proyecto Intel Quartus Prime, o File ➤ Abrir proyecto para abrir un proyecto de software Intel Quartus Prime existente. El asistente le solicita que especifique una familia de dispositivos y un dispositivo.
Nota: El diseño exampEl archivo sobrescribe la selección con el dispositivo en el tablero de destino. Usted especifica el tablero de destino desde el menú de diseño exampopciones de archivo en el Examppestaña Diseño (Paso 8). - En el catálogo de IP, localice y seleccione Low Latency E-Tile 40G Ethernet Intel FPGA IP. Aparece la ventana Nueva variación de IP.
- Especifique un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros IP de Intel Quartus Prime guarda la configuración de variación de IP en un file nombrada .ip.
- Haga clic en Aceptar. Aparece el editor de parámetros IP.
- En la pestaña IP, especifique los parámetros para su variación principal de IP.
Nota: La baja latencia E-Tile 40G Ethernet Intel FPGA IP diseño exampEl archivo no simula correctamente y no funciona correctamente si especifica cualquiera de los siguientes parámetros:- Habilitar transferencia de preámbulo activada
- Latencia lista establecida en el valor de 3
- Habilitar la inserción de TX CRC desactivada
- en el example pestaña Diseño, en Exampel diseño Files, habilite la opción Simulación para generar el banco de pruebas y seleccione la opción Síntesis para generar el diseño de hardware y solo de compilación.ampLes.
Nota: En el ExampEn la pestaña Diseño del archivo, en Formato HDL generado, solo está disponible Verilog HDL. Este núcleo de IP no es compatible con VHDL. - En Target Development Kit, seleccione el Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o el Agilex F-series Transceiver-SoC Development Kit.
Nota: El kit de desarrollo que seleccione sobrescribe la selección de dispositivo en el Paso- El dispositivo de destino Intel Stratix 10 E-tile es 1SG280LU3F50E3VGS1.
- El destino del dispositivo Intel Agilex E-tile es AGFB014R24A2E2VR0.
- Haga clic en Generar Exampbotón Diseño. El ex selectoampAparece la ventana Directorio de diseño.
- Si desea modificar el diseño exampruta del directorio del archivo o nombre de los valores predeterminados mostrados (alt_e40c3_0_example_design), busque la nueva ruta y escriba el nuevo diseño exampnombre del directorio del archivo (ample_dir>).
- Haga clic en Aceptar.
Información relacionada
- Parámetros principales de IP
Proporciona más información sobre cómo personalizar su IP Core. - Kit de desarrollo de integridad de señal Intel Stratix 10 E-Tile TX
- Kit de desarrollo de FPGA Intel Agilex serie F
Ex diseñoampParámetros de archivos
Parámetros en el Exampficha de diseño
| Parámetro | Descripción |
| Seleccionar diseño | Disponible exampdiseños de archivos para la configuración de parámetros IP. Cuando selecciona un diseño de la biblioteca de ajustes preestablecidos, este campo muestra el diseño seleccionado. |
| Exampel diseño Files | El files para generar para las diferentes fases de desarrollo.
• Simulación—genera lo necesario files para simular el exampdiseño. • Síntesis—genera la síntesis files. Usa estos files para compilar el diseño en el software Intel Quartus Prime Pro Edition para realizar pruebas de hardware y realizar análisis de tiempo estático. |
| Generar File Formato | El formato de la RTL files para simulación: Verilog o VHDL. |
| Seleccionar tablero | Hardware soportado para la implementación del diseño. Cuando selecciona una placa de desarrollo Intel, la Dispositivo de destino es el que coincide con el dispositivo en el kit de desarrollo.
Si este menú no está disponible, no hay placa compatible con las opciones que seleccione. Kit de desarrollo de transceptor-SoC Agilex serie F: Esta opción le permite probar el diseño examparchivo en el kit de desarrollo Intel FPGA IP seleccionado. Esta opción selecciona automáticamente el Dispositivo de destino de AGFB014R24A2E2VR0. Si la revisión de su placa tiene un grado de dispositivo diferente, puede cambiar el dispositivo de destino. |
| continuado… | |
| Parámetro | Descripción |
| Kit de desarrollo de integridad de señal del transceptor Stratix 10 TX E-Tile: Esta opción le permite probar el diseño examparchivo en el kit de desarrollo Intel FPGA IP seleccionado. Esta opción selecciona automáticamente el Dispositivo de destino de 1ST280EY2F55E2VG. Si la revisión de su placa tiene un grado de dispositivo diferente, puede cambiar el dispositivo de destino.
Ninguno: Esta opción excluye los aspectos de hardware para el diseño exampel. |
Estructura de directorios
El diseño de núcleo IP Ethernet E-Tile 40G de baja latencia example file directorios contienen lo siguiente generado files para el diseño exampel.
Estructura de directorios para el ejemplo de diseño generadoample
- La simulación files (banco de prueba solo para simulación) se encuentran enample_dir>/example_testbench.
- El ex solo de compilaciónample design se encuentra enample_dir>/ compilation_test_design.
- La configuración y prueba del hardware. files (el diseño de hardware example) se encuentran enample_dir>/hardware_test_design
Directorio y File Descripciones
| File Nombres | Descripción |
| eth_ex_40g.qpf | Proyecto Intel Quartus Prime file. |
| eth_ex_40g.qsf | Configuración del proyecto Intel Quartus Prime file. |
| continuado… | |
| File Nombres | Descripción |
| eth_ex_40g.sdc | Restricciones de diseño de Synopsys* file. Puedes copiar y modificar este file para su propio diseño IP Intel FPGA E-Tile 40G Ethernet de baja latencia. |
| eth_ex_40g.srf | Regla de supresión de mensajes del proyecto Intel Quartus Prime file. |
| eth_ex_40g.v | Diseño Verilog HDL de primer nivel example file. |
| eth_ex_40g_reloj.sdc | Restricciones de diseño de Synopsys file para relojes |
| común/ | Diseño de hardware exampel soporte files. |
| hwtest/principal.tcl | Principal file para acceder a la consola del sistema. |
Simulando el Diseño Exampel banco de pruebas
Puede compilar y simular el diseño ejecutando un script de simulación desde el símbolo del sistema.
- En el símbolo del sistema, cambie el directorio de trabajo aample_dir>/example_testbench.
- Ejecute el script de simulación para el simulador compatible de su elección. El script compila y ejecuta el banco de pruebas en el simulador.
Instrucciones para simular el banco de pruebas
| Simulador | Instrucciones |
| ModeloSim* | En la línea de comandos, escriba vsim -do run_vsim.do.
Si prefiere simular sin abrir la GUI de ModelSim, escriba vsim -c -do run_vsim.do. Nota: Los simuladores ModelSim-AE y ModelSim-ASE no pueden simular este núcleo de IP. Debe utilizar otro simulador ModelSim compatible, como ModelSim SE. |
| VCS* | En la línea de comando, escriba sh run_vcs.sh |
| VCSMX | En la línea de comandos, escriba sh run_vcsmx.sh.
Utilice este script cuando el diseño contenga Verilog HDL y System Verilog con VHDL. |
| NCSim | En la línea de comando, escriba sh run_ncsim.sh |
| Xcelio* | En la línea de comando, escriba sh run_xcelium.sh |
Una simulación exitosa finaliza con el siguiente mensaje: Simulación aprobada. o Testbench completo. Después de completar con éxito, puede analizar los resultados.
Compilación y configuración de Design Examparchivo en hardware
El editor de parámetros Intel FPGA IP core le permite compilar y configurar el diseño examparchivo en un kit de desarrollo de destino
Para compilar y configurar un diseño examparchivo en el hardware, siga estos pasos:
- Inicie el software Intel Quartus Prime Pro Edition y seleccione Procesamiento ➤ Iniciar compilación para compilar el diseño.
- Después de generar un objeto SRAM file .sof, siga estos pasos para programar el diseño de hardware examparchivo en el dispositivo Intel:
- Seleccione Herramientas ➤ Programador.
- En el Programador, haga clic en Configuración de hardware.
- Seleccione un dispositivo de programación.
- Seleccione y agregue la placa Intel TX a su sesión de Intel Quartus Prime Pro Edition.
- Asegúrese de que Modo esté configurado en JTAG.
- Seleccione el dispositivo Intel y haga clic en Agregar dispositivo. El programador muestra un diagrama de bloques de las conexiones entre los dispositivos de su placa.
- En la fila con su .sof, marque la casilla del .sof.
- Active la opción Programar/Configurar para el .sof.
- Haga clic en Iniciar.
Información relacionada
- Compilación incremental para diseño jerárquico y basado en equipos
- Programación de dispositivos Intel FPGA
Cambio de dispositivo de destino en Hardware Design Example
Si ha seleccionado el kit de desarrollo de integridad de la señal del transceptor E-Tile Stratix 10 TX como su dispositivo de destino, el núcleo IP Intel FPGA E-Tile 40G Ethernet de baja latencia genera un hardware exampdiseño de archivos para el dispositivo de destino 1ST280EY2F55E2VG. Si ha seleccionado el kit de desarrollo de SoC de transceptor de la serie F de Agilex como su dispositivo de destino, el núcleo IP Intel FPGA E-Tile 40G Ethernet de baja latencia genera un hardware exampdiseño de archivos para el dispositivo de destino AGFB014R24A2E2VR0. El dispositivo de destino especificado puede diferir del dispositivo de su kit de desarrollo. Para cambiar el dispositivo de destino en su diseño de hardware exampes, sigue estos pasos:
- Inicie el software Intel Quartus Prime Pro Edition y abra el proyecto de prueba de hardware file /hardware_test_design/eth_ex_40g.qpf.
- En el menú Asignaciones, haga clic en Dispositivo. Aparece el cuadro de diálogo Dispositivo.
- En el cuadro de diálogo Dispositivo, seleccione una tabla de dispositivos de destino basada en mosaico electrónico que coincida con el número de pieza del dispositivo en su kit de desarrollo. Consulte el enlace del kit de desarrollo en Intel websitio para más información.
- Aparece un mensaje cuando selecciona un dispositivo, como se muestra en la siguiente figura. Seleccione No para conservar las asignaciones de pines y las asignaciones de E/S generadas.
Solicitud de Intel Quartus Prime para la selección de dispositivos
- Realice la compilación completa de su diseño.
Ahora puede probar el diseño en su hardware.
Información relacionada
- Kit de desarrollo de integridad de señal Intel Stratix 10 E-Tile TX
- Kit de desarrollo de FPGA Intel Agilex serie F
Probando el diseño de IP FPGA Intel E-Tile 40G Ethernet de baja latencia en hardware
Después de compilar el diseño de núcleo IP Intel FPGA Ethernet E-Tile 40G de baja latencia exampy configurarlo en su dispositivo Intel, puede usar la consola del sistema para programar el núcleo de IP y sus registros de núcleo de IP PHY nativo integrados. Para encender la consola del sistema y probar el diseño del hardware exampes, sigue estos pasos:
- En el software Intel Quartus Prime Pro Edition, seleccione Herramientas ➤ Herramientas de depuración del sistema ➤ Consola del sistema para iniciar la consola del sistema.
- En el panel de la consola Tcl, escriba cd hwtest para cambiar el directorio a /hardware_test_design/hwtest.
- Escriba source main.tcl para abrir una conexión con JTAG maestro.
Diseño adicional exampHay comandos disponibles para programar el núcleo IP:
- estado_chkphy: Muestra las frecuencias de reloj y el estado de bloqueo PHY.
- chkmac_stats: Muestra los valores en los contadores de estadísticas MAC.
- borrar_todas_las_estadísticas: Borra los contadores de estadísticas del núcleo IP.
- start_pkt_gen: Inicia el generador de paquetes.
- stop_pkt_gen: Detiene el generador de paquetes.
- sys_reset_digital_analog: Reinicio de sistema.
- bucle_on: activa el bucle invertido en serie interno
- bucle_off: Desactiva el bucle invertido en serie interno.
- reg_leer : Devuelve el valor del registro del núcleo IP en .
- reg_escribir : escribe al registro central de IP en la dirección .
Siga el procedimiento de prueba en la sección Pruebas de hardware del diseño exampy observe los resultados de la prueba en la consola del sistema.
Información relacionada
Análisis y depuración de diseños con la consola del sistema
Ex diseñoample Descripción
El diseño Ethernet 40G basado en E-tile example demuestra las funciones del núcleo IP Intel FPGA Ethernet E-Tile 40G de baja latencia, con una interfaz de transceptor basada en E-tile que cumple con la especificación CAUI-802.3 del estándar IEEE 4ba. Puedes generar el diseño desde el ExampDiseño de archivo en el editor de parámetros IP de Intel FPGA E-Tile 40G Ethernet de baja latencia.
Para generar el diseño example, primero debe establecer los valores de los parámetros para la variación principal de IP que pretende generar en su producto final. Generando el diseño example crea una copia del núcleo IP; el banco de pruebas y el diseño de hardware exampuse esta variación como DUT. Si no establece los valores de los parámetros para el DUT para que coincidan con los valores de los parámetros en su producto final, el diseño exampEl archivo que genera no ejerce la variación del núcleo de IP que pretende.
Nota:
El banco de pruebas demuestra una prueba básica del núcleo de IP. No pretende ser un sustituto de un entorno de verificación completo. Debe realizar una verificación más exhaustiva de su propio diseño IP de Intel FPGA Ethernet E-Tile 40G de baja latencia en simulación y en hardware.
Características
- Admite 40G Ethernet MAC/PCS IP core para transceptor E-tile utilizando Intel Stratix 10 o dispositivo Intel Agilex.
- Admite transferencia de preámbulo y capacitación de enlaces.
- Genera diseño examparchivo con función de contadores de estadísticas MAC.
- Proporciona un banco de pruebas y un script de simulación.
Requisitos de hardware y software
Para probar el example design, utilice el siguiente hardware y software:
- Software Intel Quartus Prime Pro Edition
- Consola del sistema
- Simulador ModelSim, VCS, VCS MX, NCSim o Xcelium
- Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Intel Agilex F-series Transceiver-SoC Development Kit
Descripción funcional
Esta sección describe el núcleo IP MAC/PCS Ethernet 40G que utiliza el dispositivo Intel en un transceptor basado en E-tile. En la dirección de transmisión, el MAC acepta las tramas del cliente e inserta la brecha entre paquetes (IPG), el preámbulo, el inicio del delimitador de trama (SFD), el relleno y los bits CRC antes de pasarlos a la PHY. El PHY codifica la trama MAC según sea necesario para una transmisión confiable a través de los medios hasta el extremo remoto. En la dirección de recepción, el PHY pasa tramas al MAC. El MAC acepta tramas del PHY, realiza verificaciones, elimina el CRC, el preámbulo y el SFD, y pasa el resto de la trama al cliente.
Simulación
El banco de pruebas envía tráfico a través del núcleo de IP, ejerciendo el lado de transmisión y el lado de recepción del núcleo de IP.
Diseño Ethernet E-Tile 40G de baja latencia Exampdiagrama de bloques
El diseño de simulación example prueba de nivel superior file es basic_avl_tb_top.sv. Este file proporciona una referencia de reloj clk_ref de 156.25 Mhz al PHY. Incluye una tarea para enviar y recibir 10 paquetes.
Banco de pruebas de núcleo Ethernet E-Tile 40G de baja latencia File Descripciones
| File Nombres | Descripción |
| Banco de pruebas y simulación Files | |
| basic_avl_tb_top.sv | Banco de pruebas de primer nivel file. El banco de pruebas instancia el DUT y ejecuta tareas Verilog HDL para generar y aceptar paquetes. |
| basic_avl_tb_top_nc.sv | Banco de pruebas de primer nivel file compatible con el simulador NCSim. |
| basic_avl_tb_top_msim.sv | Banco de pruebas de primer nivel file compatible con el simulador ModelSim. |
| Guiones de banco de pruebas | |
| run_vsim.do | El script Mentor Graphics* ModelSim para ejecutar el banco de pruebas. |
| run_vcs.sh | El script Synopsys VCS para ejecutar el banco de pruebas. |
| continuado… | |
| File Nombres | Descripción |
| run_vcsmx.sh | El script Synopsys VCS MX (Verilog HDL combinado y System Verilog con VHDL) para ejecutar el banco de pruebas. |
| ejecutar_ncsim.sh | El script Cadence NCSim para ejecutar el banco de pruebas. |
| ejecutar_xcelium.sh | El script de Cadence Xcelium para ejecutar el banco de pruebas. |
La ejecución de prueba exitosa muestra una salida que confirma el siguiente comportamiento:
- Esperando a que el reloj RX se estabilice
- Impresión del estado de PHY
- Envío de 10 paquetes
- Recibir 10 paquetes
- Mostrando "Testbench complete".
Los siguientes sampEl resultado ilustra una ejecución de prueba de simulación exitosa:
- #Esperando la alineación de RX
- #RX enderezar bloqueado
- Alineación de carril #RX bloqueada
- #TX habilitado
- #**Enviando paquete 1…
- #**Enviando paquete 2…
- #**Enviando paquete 3…
- #**Enviando paquete 4…
- #**Enviando paquete 5…
- #**Enviando paquete 6…
- #**Enviando paquete 7…
- #**Paquete recibido 1…
- #**Enviando paquete 8…
- #**Paquete recibido 2…
- #**Enviando paquete 9…
- #**Paquete recibido 3…
- #**Enviando paquete 10…
- #**Paquete recibido 4…
- #**Paquete recibido 5…
- #**Paquete recibido 6…
- #**Paquete recibido 7…
- #**Paquete recibido 8…
- #**Paquete recibido 9…
- #**Paquete recibido 10…
Información relacionada
Simulando el Diseño Exampbanco de pruebas en la página 7
Prueba de hardware
En el diseño de hardware example, puede programar el núcleo de IP en modo de bucle invertido en serie interno y generar tráfico en el lado de transmisión que vuelve a través del lado de recepción.
Diseño de hardware IP Ethernet E-Tile 40G de baja latencia ExampDiagrama de bloques de alto nivel
El diseño de hardware Ethernet E-Tile 40G de baja latencia exampEl archivo incluye los siguientes componentes:
- Núcleo IP Intel FPGA E-Tile 40G Ethernet de baja latencia.
- Lógica de cliente que coordina la programación del núcleo IP y la generación y verificación de paquetes.
- IOPLL para generar un reloj de 100 MHz a partir de un reloj de entrada de 50 MHz al diseño de hardware exampel.
- JTAG controlador que se comunica con la consola del sistema Intel. Usted se comunica con la lógica del cliente a través de la consola del sistema.
Siga el procedimiento en el enlace de información relacionada proporcionado para probar el diseño examparchivo en el hardware seleccionado.
Información relacionada
- Prueba del diseño de IP FPGA Intel E-Tile 40G Ethernet de baja latencia en hardware en la página 9
- Análisis y depuración de diseños con la consola del sistema
Prueba de bucle invertido interno
Ejecute estos pasos para realizar la prueba de bucle invertido interno:
- Reinicie el sistema.
sys_reset_digital_analog - Muestra la frecuencia del reloj y el estado PHY.
estado_chkphy - Active la prueba de bucle invertido interno.
bucle_on - Muestra la frecuencia del reloj y el estado PHY. El rx_clk se establece en 312.5 MHz y
rx_pcs_ready se establece en 1.
estado_chkphy - Inicie el generador de paquetes.
inicio_pkt_gen - Detenga el generador de paquetes.
stop_pkt_gen - Review el número de paquetes transmitidos y recibidos.
chkmac_stats - Apague la prueba de bucle invertido interno.
bucle_apagado
Prueba de bucle invertido externo
Ejecute estos pasos para realizar la prueba de bucle invertido externo:
- Reinicie el sistema.
sys_reset_digital_analog - Muestra la frecuencia del reloj y el estado PHY. El rx_clk se establece en 312.5 MHz y
rx_pcs_ready se establece en 1. chkphy_status - Inicie el generador de paquetes.
inicio_pkt_gen - Detenga el generador de paquetes.
stop_pkt_gen - Review el número de paquetes transmitidos y recibidos.
chkmac_stats
Diseño Ethernet E-Tile 40G de baja latencia Exampregistros
Diseño de hardware Ethernet E-Tile 40G de baja latencia Example Registrar Mapa
Enumera los rangos de registro mapeados en memoria para el diseño de hardware example. Accede a estos registros con las funciones reg_read y reg_write en la consola del sistema.
| Desplazamiento de palabra | Tipo de registro |
| 0x300-0x3FF | registros PHY |
| 0x400-0x4FF | Registros TX MAC |
| 0x500-0x5FF | Registros RX MAC |
| 0x800-0x8FF | Registros de contador de estadísticas: dirección TX |
| 0x900-0x9FF | Registros de contador de estadísticas – dirección RX |
| 0x1000-1016 | Registros de paquetes de clientes |
Registros de clientes de paquetes
Puede personalizar el diseño de hardware Ethernet E-Tile 40G de baja latencia example programando los registros del cliente.
| Addr | Nombre | Poco | Descripción | Valor de restablecimiento de HW | Acceso |
| 0x1008 | Tamaño del paquete Configurar | [29:0] | Especifique el tamaño del paquete de transmisión en bytes. Estos bits tienen dependencias con el registro PKT_GEN_TX_CTRL.
• Bit [29:16]: especifique el límite superior del tamaño del paquete en bytes. Esto solo es aplicable al modo incremental. • Bit [13:0]: — Para el modo fijo, estos bits especifican el tamaño del paquete de transmisión en bytes. — Para el modo incremental, estos bits especifican los bytes incrementales para un paquete. |
0x25800040 | RW |
| 0x1009 | Control de número de paquete | [31:0] | Especifique el número de paquetes para transmitir desde el generador de paquetes. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Reservado.
• Bit [1]: Bit de desactivación del generador de paquetes. Establezca este bit en el valor de 1 para apagar el generador de paquetes y reinícielo en el valor de 0 para encender el generador de paquetes. • Bit [2]: Reservado. • Bit [3]: Tiene el valor de 1 si el núcleo IP está en modo loopback MAC; tiene el valor de 0 si el cliente de paquetes utiliza el generador de paquetes. |
0x6 | RW |
| continuado… | |||||
| Addr | Nombre | Poco | Descripción | Valor de restablecimiento de HW | Acceso |
| • Bit [5:4]:
— 00: modo aleatorio — 01: modo fijo — 10: modo incremental • Bit [6]: Establezca este bit en 1 para usar el registro 0x1009 para apagar el generador de paquetes en función de un número fijo de paquetes para transmitir. De lo contrario, el bit [1] del registro PKT_GEN_TX_CTRL se usa para apagar el generador de paquetes. • Bit [7]: — 1: Para transmisión sin espacio entre paquetes. — 0: Para transmisión con espacios aleatorios entre paquetes. |
|||||
| 0x1011 | Dirección de destino inferior 32 bits | [31:0] | Dirección de destino (32 bits inferiores) | 0x56780AÑADIR | RW |
| 0x1012 | Dirección de destino 16 bits superiores | [15:0] | Dirección de destino (16 bits superiores) | 0x1234 | RW |
| 0x1013 | Dirección de origen inferior a 32 bits | [31:0] | Dirección de origen (32 bits inferiores) | 0x43210AÑADIR | RW |
| 0x1014 | Dirección de origen 16 bits superiores | [15:0] | Dirección de origen (16 bits superiores) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Restablecimiento de bucle invertido MAC. Establecer en el valor de 1 para restablecer el diseño exampel bucle invertido de MAC. | 1'b0 | RW |
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Descripciones de registro de control y estado de E-Tile 40G Ethernet de baja latencia Describe los registros principales IP de E-Tile 40G Ethernet de baja latencia.
Ex diseñoampSeñales de interfaz de archivo
El banco de pruebas Ethernet E-Tile 40G de baja latencia es autónomo y no requiere que maneje ninguna señal de entrada.
Diseño de hardware Ethernet E-Tile 40G de baja latencia ExampSeñales de interfaz de archivo
| Señal | Dirección | Comentarios |
|
clk50 |
Aporte |
Este reloj es impulsado por el oscilador de la placa.
• Conduce a 50 MHz en placa Intel Stratix 10. • Accionamiento a 100 MHz en placa Intel Agilex. El diseño de hardware example enruta este reloj a la entrada de un IOPLL en el dispositivo y configura el IOPLL para controlar un reloj de 100 MHz internamente. |
| clk_ref | Aporte | Conduce a 156.25 MHz. |
| continuado… | ||
| Señal | Dirección | Comentarios |
|
cpu_resetn |
Aporte |
Restablece el núcleo IP. Activa baja. Conduce el restablecimiento completo global csr_reset_n al núcleo de IP. |
| serie_tx[3:0] | Producción | Datos seriales de salida PHY del transceptor. |
| rx_serie[3:0] | Aporte | Datos seriales de entrada PHY del transceptor. |
|
usuario_led[7:0] |
Producción |
Señales de estado. El diseño de hardware exampEl archivo conecta estos bits para impulsar los LED en la placa de destino. Los bits individuales reflejan los siguientes valores de señal y el comportamiento del reloj:
• [0]: señal de reinicio principal al núcleo IP • [1]: versión dividida de clk_ref • [2]: versión dividida de clk50 • [3]: versión dividida del reloj de estado de 100 MHz • [4]: tx_carriles_estable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_listo |
Información relacionada
Interfaces y descripciones de señales Proporciona descripciones detalladas de las señales principales de IP Ethernet E-Tile 40G de baja latencia y las interfaces a las que pertenecen.
Baja latencia E-Tile 40G Ethernet Intel FPGA IP Archivos
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión principal de IP | Guía del usuario |
| 20.1 | 19.1.0 | Diseño Ethernet E-Tile 40G de baja latencia ExampGuía del usuario |
Historial de revisiones de documentos para E-tile 40G Ethernet de baja latencia Design ExampGuía del usuario
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2020.06.22 | 20.2 | 20.0.0 | Se agregó compatibilidad con dispositivos para dispositivos Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Lanzamiento inicial. |
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. Otros nombres y marcas pueden reclamarse como propiedad de terceros.
Documentos / Recursos
 |
Intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Guía del usuario Baja latencia E-Tile 40G Ethernet Intel FPGA IP Diseño Example, baja latencia, E-Tile 40G Ethernet Intel FPGA IP Design Examparchivo, Intel FPGA IP Design Examparchivo, IP Diseño Example |
