F-Tile DisplayPort FPGA IP Diseño Example
Guía del usuario

F-Tile DisplayPort FPGA IP Diseño Example

Actualizado para Intel® Quartus® Prime Design Suite: 22.2 Versión IP: 21.0.1

DisplayPort Intel FPGA IP Diseño ExampGuía de inicio rápido

Los dispositivos DisplayPort Intel® F-tile cuentan con un banco de pruebas de simulación y un diseño de hardware que admite compilación y pruebas de hardware Diseño IP FPGA examparchivos para Intel Agilex™
El DisplayPort Intel FPGA IP ofrece el siguiente diseño exampellos:

• Bucle invertido paralelo DisplayPort SST sin un módulo de recuperación de reloj de píxeles (PCR)
• Bucle invertido paralelo DisplayPort SST con interfaz de vídeo AXIS

Cuando generas un diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware.
Figura 1. Desarrollo StagesInformación relacionada

• Guía del usuario de DisplayPort Intel FPGA IP
• Migración a Intel Quartus Prime Pro Edition

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.
ISO 9001: 2015 registrado
1.1. Estructura del directorio
Figura 2. Estructura del directorio

Tabla 1. Diseño ExampComponentes

Carpetas	Files
rtl/núcleo	dp_core.ip
	dp_rx. IP
	dp_tx. IP
rtl/rx_phy	dp_gxb_rx/ ((bloque de construcción DP PMA UX)
	dp_rx_data_fifo. IP
	rx_top_phy. sv
rtl/tx_phy	dp_gxb_rx/ ((bloque de construcción DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware y software
Intel utiliza el siguiente hardware y software para probar el diseño exampen:
Hardware

• Kit de desarrollo Intel Agilex serie I
• GPU de origen DisplayPort
• Disipador DisplayPort (monitor)
• Tarjeta hija Bitec DisplayPort FMC Revisión 8C
• Cables DisplayPort

Software

• Intel Quartus® Prime
• Sinopsis* Simulador VCS

1.3. Generación del diseño
Utilice el editor de parámetros IP DisplayPort Intel FPGA en el software Intel Quartus Prime para generar el diseño exampel.
Figura 3. Generación del flujo de diseño

1.  Seleccione Herramientas ➤ Catálogo de IP y seleccione Intel Agilex F-tile como la familia de dispositivos de destino.
   Nota: El diseño exampEl archivo solo es compatible con dispositivos Intel Agilex F-tile.
2. En el catálogo de IP, localice y haga doble clic en DisplayPort Intel FPGA IP. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip.
4. Seleccione un dispositivo Intel Agilex F-tile en el campo Dispositivo o mantenga la selección de dispositivo de software Intel Quartus Prime predeterminada.
5. Haga clic en Aceptar. Aparece el editor de parámetros.
6. Configure los parámetros deseados tanto para TX como para RX.
7. Bajo el diseño ExampEn la pestaña Archivo, seleccione DisplayPort SST Parallel Loopback sin PCR.
8. Seleccione Simulación para generar el banco de pruebas y seleccione Síntesis para generar el diseño de hardware example. Debes seleccionar al menos una de estas opciones para generar el diseño example files. Si selecciona ambos, el tiempo de generación será más largo.
9. Para el kit de desarrollo de Target, seleccione el kit de desarrollo SOC Intel Agilex I-Series. Esto hace que el dispositivo de destino seleccionado en el paso 4 cambie para coincidir con el dispositivo del kit de desarrollo. Para el kit de desarrollo SOC Intel Agilex I-Series, el dispositivo predeterminado es AGIB027R31B1E2VR0.
10. Haga clic en Generar Exampel Diseño.

1.4. Simulando el diseño
El diseño IP DisplayPort Intel FPGA exampEl banco de pruebas simula un diseño de bucle invertido en serie desde una instancia de TX a una instancia de RX. Un módulo generador de patrones de video interno controla la instancia DisplayPort TX y la salida de video de la instancia RX se conecta a los verificadores CRC en el banco de pruebas.
Figura 4. Flujo de simulación de diseño

1. Vaya a la carpeta del simulador Synopsys y seleccione VCS.
2. Ejecute el script de simulación.
   Fuente vcs_sim.sh
3. El script ejecuta Quartus TLG, compila y ejecuta el banco de pruebas en el simulador.
4. Analiza el resultado.
   Una simulación exitosa termina con la comparación de SRC de fuente y sumidero.

1.5. Compilación y prueba del diseño
Figura 5. Compilación y simulación del diseñoPara compilar y ejecutar una prueba de demostración en el hardware example diseño, siga estos pasos:

1. Asegúrese de hardware exampLa generación del diseño está completa.
2. Inicie el software Intel Quartus Prime Pro Edition y abra /quartus/agi_dp_demo.qpf.
3. Haga clic en Procesamiento ➤ Iniciar compilación.
4. Después de una compilación exitosa, el software Intel Quartus Prime Pro Edition genera un archivo .sof file en su directorio especificado.
5. Conecte el conector DisplayPort RX de la tarjeta secundaria Bitec a una fuente DisplayPort externa, como la tarjeta gráfica de una PC.
6. Conecte el conector DisplayPort TX de la tarjeta secundaria Bitec a un dispositivo receptor DisplayPort, como un analizador de vídeo o un monitor de PC.
7.  Asegúrese de que todos los interruptores de la placa de desarrollo estén en la posición predeterminada.
8. Configure el dispositivo Intel Agilex F-Tile seleccionado en la placa de desarrollo utilizando el archivo .sof generado file (Herramientas ➤ Programador).
9. El dispositivo receptor DisplayPort muestra el vídeo generado a partir de la fuente de vídeo.

Información relacionada
Guía del usuario del kit de desarrollo FPGA Intel Agilex I-Series/
1.5.1. ELF regenerador File
Por defecto, el ELF file se genera cuando generas el diseño dinámico exampel.
Sin embargo, en algunos casos, es necesario regenerar el ELF. file si modifica el software file o regenerar el dp_core.qsys file. Regenerando dp_core.qsys file actualiza el .sopcinfo file, que requiere que regeneres el ELF file.

1. Ir a /software y edite el código si es necesario.
2. Ir a /script y ejecute el siguiente script de compilación: fuente build_sw.sh
   • En Windows, busque y abra Nios II Command Shell. En el comando Shell de Nios II, vaya a /script y ejecute el código fuente build_sw.sh.
   Nota: Para ejecutar el script de compilación en Windows 10, su sistema requiere Subsistemas de Windows para Linux (WSL). Para obtener más información sobre los pasos de instalación de WSL, consulte el Manual para desarrolladores de software Nios II.
   • En Linux, inicie Platform Designer y abra Herramientas ➤ Nios II Command Shell. En el comando Shell de Nios II, vaya a /script y ejecute el código fuente build_sw.sh.
3. Asegúrate de que un .elf file se genera en /software/dp_demo.
4. Descarga el .elf generado file en la FPGA sin recompilar el .sof file ejecutando el siguiente script: nios2-download /software/dp_demo/*.elf
5. Presione el botón de reinicio en la placa FPGA para que el nuevo software surta efecto.

1.6. DisplayPort Intel FPGA IP Diseño ExampParámetros de archivos
Tabla 2. DisplayPort Intel FPGA IP Design Exampla restricción QSF para el dispositivo Intel Agilex Ftile

Restricción QSF	Descripción
set_global_assignment -nombre VERILOG_MACRO “__DISPLAYPORT_support__=1”	A partir de Quartus 22.2, esta restricción QSF es necesaria para habilitar el flujo SRC (controlador de reinicio suave) personalizado de DisplayPort.

Tabla 3. DisplayPort Intel FPGA IP Design ExampParámetros de archivos para el dispositivo Intel Agilex F-tile

Parámetro	Valor	Descripción
Diseño disponible Example
Seleccionar diseño	•Ninguno •Bucle invertido paralelo DisplayPort SST sin PCR •Bucle invertido paralelo DisplayPort SST con interfaz de vídeo AXIS	Seleccione el diseño examparchivo a generar. •Ninguno: Sin diseño exampEl archivo está disponible para la selección de parámetros actual. •DisplayPort SST Parallel Loopback sin PCR: este diseño exampEl archivo muestra un loopback paralelo desde el sumidero de DisplayPort a la fuente de DisplayPort sin un módulo de recuperación de reloj de píxeles (PCR) cuando activa el parámetro Habilitar puerto de imagen de entrada de video. •Bucle invertido paralelo DisplayPort SST con interfaz de vídeo AXIS: este diseño exampEl archivo muestra un bucle invertido paralelo desde el receptor DisplayPort hasta la fuente DisplayPort con la interfaz de vídeo AXIS cuando Activar protocolos de datos de vídeo activos está configurado en AXIS-VVP completo.
Ex diseñoample Files
Simulación	Encendido, apagado	Active esta opción para generar los necesarios files para el banco de pruebas de simulación.
Síntesis	Encendido, apagado	Active esta opción para generar los necesarios files para compilación Intel Quartus Prime y diseño de hardware.
Formato HDL generado
Generar File Formato	Verilog, VHDL	Seleccione su formato HDL preferido para el diseño generado example filecolocar. Nota: Esta opción solo determina el formato de la IP de nivel superior generada. files. Todos los demás files (por ejemplo, example testbenches y nivel superior files para demostración de hardware) están en formato Verilog HDL.
Kit de desarrollo de objetivos
Seleccionar tablero	•Sin kit de desarrollo •Intel Agilex Serie I Kit de desarrollo	Seleccione el tablero para el diseño objetivo exampel.

Parámetro	Valor	Descripción
		•Sin kit de desarrollo: esta opción excluye todos los aspectos de hardware para el diseño example. El núcleo P establece todas las asignaciones de pines en pines virtuales. •Kit de desarrollo FPGA Intel Agilex I-Series: esta opción selecciona automáticamente el dispositivo de destino del proyecto para que coincida con el dispositivo de este kit de desarrollo. Puede cambiar el dispositivo de destino utilizando el parámetro Cambiar dispositivo de destino si la revisión de su placa tiene una variante de dispositivo diferente. El núcleo IP establece todas las asignaciones de pines según el kit de desarrollo. Nota: Diseño preliminar ExampEl archivo no está verificado funcionalmente en hardware en esta versión de Quartus. •Kit de desarrollo personalizado: esta opción permite el diseño examparchivo para ser probado en un kit de desarrollo de terceros con un Intel FPGA. Es posible que deba configurar las asignaciones de pines por su cuenta.
Dispositivo de destino
Cambiar dispositivo de destino	Encendido, apagado	Active esta opción y seleccione la variante de dispositivo preferida para el kit de desarrollo.

Diseño de bucle invertido en paralelo ExampLos

El diseño IP DisplayPort Intel FPGA exampLos archivos demuestran un bucle invertido paralelo desde una instancia DisplayPort RX a una instancia DisplayPort TX sin un módulo de recuperación de reloj de píxeles (PCR).
Tabla 4. DisplayPort Intel FPGA IP Design Examparchivo para el dispositivo Intel Agilex F-tile

Ex diseñoample	Designación	Velocidad de datos	Modo de canal	Tipo de bucle invertido
Bucle invertido paralelo DisplayPort SST sin PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo sin PCR
Bucle invertido paralelo DisplayPort SST con interfaz de vídeo AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo con la interfaz de vídeo AXIS

2.1. Diseño de bucle invertido paralelo Intel Agilex F-tile DisplayPort SST Características
El diseño de loopback paralelo SST exampLos archivos demuestran la transmisión de una única secuencia de vídeo desde el receptor DisplayPort a la fuente DisplayPort.
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
ISO 9001: 2015 registrado
Figura 6. Loopback paralelo Intel Agilex F-tile DisplayPort SST sin PCR

• En esta variante, el parámetro de la fuente DisplayPort, TX_SUPPORT_IM_ENABLE, se activa y se utiliza la interfaz de imagen de video.
• El sumidero DisplayPort recibe transmisión de video o audio de una fuente de video externa, como GPU, y la decodifica en una interfaz de video paralela.
• La salida de video receptor de DisplayPort controla directamente la interfaz de video de origen de DisplayPort y codifica en el enlace principal de DisplayPort antes de transmitir al monitor.
• El IOPLL impulsa los relojes de video de fuente y receptor de DisplayPort a una frecuencia fija.
• Si el parámetro MAX_LINK_RATE del receptor y fuente DisplayPort está configurado en HBR3 y PIXELS_PER_CLOCK está configurado en Quad, el reloj de video funciona a 300 MHz para admitir una velocidad de píxeles de 8 Kp30 (1188/4 = 297 MHz).

Figura 7. Bucle invertido paralelo Intel Agilex F-tile DisplayPort SST con vídeo AXIS Interfaz

• En esta variante, el parámetro de fuente y receptor DisplayPort, seleccione AXIS-VVP COMPLETO en HABILITAR PROTOCOLOS DE DATOS DE VIDEO ACTIVOS para habilitar la interfaz de datos de video de Axis.
• El sumidero DisplayPort recibe transmisión de video o audio de una fuente de video externa, como GPU, y la decodifica en una interfaz de video paralela.
• DisplayPort Sink convierte el flujo de datos de vídeo en datos de vídeo del eje y controla la interfaz de datos de vídeo del eje de origen DisplayPort a través del búfer de fotogramas de vídeo VVP. DisplayPort Source convierte los datos de vídeo del eje en el enlace principal DisplayPort antes de transmitirlos al monitor.
• En esta variante de diseño, hay tres relojes de vídeo principales, a saber, rx/tx_axi4s_clk, rx_vid_clk y tx_vid_clk. axi4s_clk se ejecuta a 300 MHz para ambos módulos AXIS en Source y Sink. rx_vid_clk ejecuta la canalización de video DP Sink a 300 MHz (para admitir cualquier resolución de hasta 8Kp30 4PIP), mientras que tx_vid_clk ejecuta la canalización de video DP Source a la frecuencia real del reloj de píxeles (dividida por PIP).
• Esta variante de diseño configura automáticamente la frecuencia tx_vid_clk a través de la programación I2C para el OSC SI5391B integrado cuando el diseño detecta un cambio en la resolución.
• Esta variante de diseño solo demuestra un número fijo de resoluciones predefinidas en el software DisplayPort, a saber:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Esquema de reloj
El esquema de reloj ilustra los dominios de reloj en el diseño de IP DisplayPort Intel FPGA exampel.
Figura 8. Esquema de sincronización del transceptor Intel Agilex F-tile DisplayPortTabla 5. Señales del esquema de reloj

Reloj en diagrama	Descripción
Refclk de SysPLL	Reloj de referencia F-tile System PLL que puede ser cualquier frecuencia de reloj que sea divisible por System PLL para esa frecuencia de salida. En este diseño exampfile, system_pll_clk_link y rx/tx refclk_link comparten el mismo refclk SysPLL de 150 MHz.

Reloj en diagrama	Descripción
	Debe ser un reloj de funcionamiento libre que esté conectado desde un pin de reloj de referencia de transceptor dedicado al puerto de reloj de entrada de Reference y System PLL Clocks IP, antes de conectar el puerto de salida correspondiente a DisplayPort Phy Top. Nota: Para este diseño examparchivo, configure la GUI del controlador de reloj Si5391A OUT6 a 150 MHz.
sistema pll clk enlace	La frecuencia de salida mínima del PLL del sistema para admitir todas las velocidades DisplayPort es 320 MHz. Este diseño exampEl archivo utiliza una frecuencia de salida de 900 MHz (la más alta) para que SysPLL refclk pueda compartirse con rx/tx refclk_link que es de 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Refclk Rx CDR y Tx PLL Link que se fijó en 150 MHz para admitir todas las velocidades de datos DisplayPort.
rx_ls_clkout/tx_ls_clkout	Reloj de velocidad de enlace de DisplayPort para reloj del núcleo IP de DisplayPort. Frecuencia equivalente a la tasa de datos dividida por el ancho de datos paralelos. Exampen: Frecuencia = velocidad de datos / ancho de datos = 8.1G (HBR3) / 40 bits = 202.5 ​​MHz

2.3. Banco de pruebas de simulación
El banco de pruebas de simulación simula el loopback serie DisplayPort TX a RX.
Figura 9. Diagrama de bloques del banco de pruebas de simulación de modo simplex IP FPGA Intel DisplayPortTabla 6. Componentes del banco de pruebas

Componente	Descripción
Generador de patrones de vídeo	Este generador produce patrones de barras de colores que puede configurar. Puede parametrizar el tiempo del formato de video.
Control de banco de pruebas	Este bloque controla la secuencia de prueba de la simulación y genera las señales de estímulo necesarias para el núcleo TX. El bloque de control del banco de pruebas también lee el valor CRC tanto de la fuente como del sumidero para hacer comparaciones.
Comprobador de frecuencia de reloj de velocidad de enlace RX	Este verificador verifica si la frecuencia de reloj recuperada del transceptor RX coincide con la velocidad de datos deseada.
Comprobador de frecuencia de reloj de velocidad de enlace TX	Este verificador verifica si la frecuencia de reloj recuperada del transceptor TX coincide con la velocidad de datos deseada.

El banco de pruebas de simulación realiza las siguientes verificaciones:
Tabla 7. Verificaciones del banco de pruebas

Criterios de prueba	Verificación
• Formación de enlaces a velocidad de datos HBR3 • Lea los registros DPCD para verificar si el estado DP establece y mide la frecuencia de velocidad de enlace TX y RX.	Integra Frequency Checker para medir la velocidad del enlace salida de frecuencia del reloj del transceptor TX y RX.
• Ejecute el patrón de video de TX a RX. • Verifique el CRC tanto para la fuente como para el sumidero para verificar si coinciden	• Conecta el generador de patrones de video a la fuente DisplayPort para generar el patrón de video. • A continuación, el control del banco de pruebas lee los CRC de fuente y receptor de los registros DPTX y DPRX y los compara para garantizar que ambos valores de CRC sean idénticos. Nota: Para garantizar que se calcule el CRC, debe habilitar el parámetro de automatización de pruebas de soporte CTS.

Historial de revisión de documentos para F-Tile DisplayPort Intel FPGA IP Design ExampGuía del usuario

Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2022.09.02	22.	20.0.1	• Título del documento modificado de DisplayPort Intel Agilex F-Tile FPGA IP Design ExampGuía del usuario de F-Tile DisplayPort Intel FPGA IP Design ExampGuía del usuario. • Se habilitó AXIS Video Design Exampla variante. •Se eliminó el diseño de tasa estática y se reemplazó con el diseño de tasa múltiple Ex.ampel. •Se eliminó la nota en DisplayPort Intel FPGA IP Design Ex.ampLa Guía de inicio rápido que dice que la versión del software Intel Quartus Prime 21.4 solo admite Preliminary Design ExampLes. •Se reemplazó la figura de la estructura del directorio con la figura correcta. •Se agregó una sección de regeneración de ELF. File en Compilación y prueba del diseño. •Se actualizó la sección Requisitos de hardware y software para incluir hardware adicional. Requisitos.
2021.12.13	21.	20.0.0	Lanzamiento inicial.

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad u obligación que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la versión más reciente de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.
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UG-20347
Identificación: 709308
Versión: 2022.09.02

Documentos / Recursos

Intel F-Tile DisplayPort FPGA IP Diseño Example [pdf] Guía del usuario F-Tile DisplayPort FPGA IP Diseño Examparchivo, F-Tile DisplayPort, DisplayPort, FPGA IP Design Examparchivo, IP Diseño Example, UG-20347, 709308

Referencias

• Manual de usuario